液晶显示器(LCD)驱动电路

摘要

移位寄存电路包括：一第一晶体管依据一前级扫描信号来输出一驱动电压至一节点；一第二晶体管，依据一时钟脉冲信号来输出一本级扫描信号；一补偿电路，根据该前级扫描信号与一整合测试时序信号来补偿该驱动电压；以及一下拉电路，依据该本级扫描信号来调整该驱动电压与该本级扫描信号。一第一参考电压源耦接至该下拉电路，而一第二参考电压源耦接至该补偿电路，该第一参考电压源与该第二参考电压源的电位不同。

权利要求

1.一种液晶显示器(LCD)驱动电路，其特征在于，包括多级移位寄存电路，各移位寄存电路包括：一第一晶体管接收一前级扫描信号，并依据该前级扫描信号来输出一驱动电压至一节点；

一第二晶体管耦接至该第一晶体管与该节点，该第二晶体管依据一时钟脉冲信号来输出一本级扫描信号；

一补偿电路，耦接至该节点，用以根据该前级扫描信号与一整合测试时序(ITP)信号来补偿该驱动电压；以及一下拉电路，耦接至该节点与该第二晶体管，并依据该本级扫描信号，或者是该前级扫描信号，或一后级扫描信号来调整该驱动电压与该本级扫描信号；

其中，一第一参考电压源耦接至该下拉电路，而一第二参考电压源耦接至该补偿电路，该第一参考电压源与该第二参考电压源的电位不同；

该补偿电路包括：

一第三晶体管，具有：一源极与一栅极接收一前级前送信号；以及一漏极；

一第四晶体管，具有：一源极耦接至该第三晶体管的该漏极；一栅极接收该后级扫描信号；以及一漏极耦接至该第二参考电压源；以及一第五晶体管，具有：一源极接收该ITP信号；一栅极耦接至该第三晶体管的该漏极；以及一漏极耦接至该节点。

2.如权利要求1所述的液晶显示器(LCD)驱动电路，其特征在于，0

3.如权利要求1所述的液晶显示器(LCD)驱动电路，其特征在于，该补偿电路更包括：一第六晶体管，具有：一源极与一栅极耦接至该第五晶体管的该漏极，以及一漏极耦接至该节点。

4.如权利要求3所述的液晶显示器(LCD)驱动电路，其特征在于，该补偿电路更包括：一电容，耦接于该第五晶体管的该栅极与该第六晶体管的该栅极之间。

5.如权利要求1所述的液晶显示器(LCD)驱动电路，其特征在于，当该前级前送信号为逻辑高时，该第三晶体管为导通，以使得该第五晶体管也为导通，使得该ITP信号通过该第五晶体管而送至该节点；以及如果该后级扫描信号为逻辑高时，该第四晶体管为导通，以使得该第五晶体管变为关闭，使得该ITP信号无法通过该第五晶体管而送至该节点。

6.如权利要求1所述的液晶显示器(LCD)驱动电路，其特征在于，各移位寄存电路更包括：一第七晶体管耦接至该节点，该第七晶体管，依据该时钟脉冲信号与该驱动电压来输出一本级前送信号。

7.如权利要求1所述的液晶显示器(LCD)驱动电路，其特征在于，该下拉电路包括：一第一晶体管群组，将该驱动电压下拉；以及一第二晶体管群组，将该本级扫描信号下拉。

8.如权利要求7所述的液晶显示器(LCD)驱动电路，其特征在于，该第一晶体管群组耦接到该第二参考电压源，而该第二晶体管群组耦接到该第一参考电压源。

9.如权利要求7所述的液晶显示器(LCD)驱动电路，其特征在于，该第一晶体管群组耦接到该第一参考电压源，而该第二晶体管群组耦接到该第一参考电压源。

10.如权利要求1所述的液晶显示器(LCD)驱动电路，其特征在于，各移位寄存电路更包括：一控制电路耦接至该下拉电路，该控制电路根据一控制信号与该驱动电压来产生一本级下拉信号，以使得该下拉电路根据该本级下拉信号，该本级扫描信号与其他级扫描信号来下拉该驱动电压与该本级扫描信号。

11.如权利要求10所述的液晶显示器(LCD)驱动电路，其特征在于，该控制电路包括：一第三晶体管群组控制该本级下拉信号是否为浮接；以及一第四晶体管群组将该本级下拉信号下拉，该第三晶体管群组与该第四晶体管群组耦接至该第一参考电压源。

说明书

液晶显示器(LCD)驱动电路

技术领域

[0001] 本发明是有关于一种液晶显示器(LCD)驱动电路。

背景技术

[0002] 液晶显示器(LCD)具有低幅射、功耗低、重量轻、对视力损伤较小、寿命长、高解析度等优点，逐渐成为显示器主流。近几年通过LCD技术不断改良，LCD响应速度、对比度不断提高，视角逐渐加大，大屏幕及超大屏幕技术也获得突破。

[0003] 以液晶显示器(LCD)驱动电路而言，目前已提出整合型触控解决方案，将触控功能直接整合于面板生产制程中，提高产品附加价值。

[0004] 以现行技艺而言，内嵌式触控面板(cell touch panel)是较为成熟的技术之一。然而，在触控感应时，如果因漏电而导致GOA(Gate on Array，栅极驱动电路基板)电路内部Q点电位下降，如此一来，当触控感应结束后，时钟脉冲信号启动时，有可能导致GOA电路无法下传的问题。

[0005] 故而，目前已提出在GOA电路架构下外加一额外电路。所增的额外电路能在触控感应时提供电荷予GOA电路内部的Q点，避免上述问题。

[0006] 然而在所增的额外电路中，通常需外加大电容，避免因为漏电导致Integrated Test Procedure(整合测试时序，ITP)信号无法在感应时间内提供电荷给Q点。然而此外加大电容需额外占用较大的GOA电路面积，不利于窄边框设计。

发明内容

[0007] 根据本案一实例，提出一种液晶显示器(LCD)驱动电路，包括多级移位寄存电路。各移位寄存电路包括：一第一晶体管(T1)接收一前级扫描信号G(N‑1)，并依据该前级扫描信号G(N‑1)来输出一驱动电压Q(N)至一节点Q；一第二晶体管(T2)耦接至该第一晶体管T1与该节点Q，该第二晶体管依据一时钟脉冲信号来输出一本级扫描信号G(N)；一补偿电路，耦接至该节点Q，用以根据该前级扫描信号与一整合测试时序(ITP)信号来补偿该驱动电压Q(N)；以及一下拉电路，耦接至该节点Q与该第二晶体管，并依据该本级扫描信号G(N)，或者是该前级扫描信号，或一后级扫描信号来调整该驱动电压Q(N)与该本级扫描信号G(N)。其中，一第一参考电压源耦接至该下拉电路，而一第二参考电压源耦接至该补偿电路，该第一参考电压源与该第二参考电压源的电位不同。

[0008] 以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

[0009] 图1为依照本发明一实施例的液晶显示器(LCD)驱动电路的移位寄存电路示意图。

[0010] 图2为依照本发明一实施例的液晶显示器驱动电路的移位寄存电路的详细电路示意图。

[0011] 图3为依照本发明一实施例的移位寄存电路的波形图。

[0012] 图4为依照本发明一实施例的液晶显示器驱动电路的移位寄存电路的详细电路示意图。

[0013] 图5为依照本发明一实施例的液晶显示器驱动电路的移位寄存电路的详细电路示意图。

[0014] 其中，附图标记：

[0015] 100:移位寄存电路

[0016] T1～T21:晶体管

[0017] 110:补偿电路

[0018] 120:下拉电路

[0019] G(N):扫描信号

[0020] Q(N):驱动电压

[0021] Q:节点

[0022] CLK:时钟脉冲信号

[0023] VSS,VSS2:参考电压源

[0024] 200,400,500:移位寄存电路

[0025] 210,410,510:补偿电路

[0026] 220,420,520:下拉电路

[0027] 230,430,530:控制电路

[0028] ITP:整合测试时序信号

[0029] G(N‑1)～G(N+4):扫描信号

[0030] P(N‑1)～P(N):下拉信号

[0031] F(N‑1)～F(N):前送信号

[0032] LC:控制信号

[0033] C:电容

具体实施方式

[0034] 下面结合附图对本发明的结构原理和工作原理作具体的描述：

[0035] 本说明书的技术用语系参照本技术领域习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。本揭露的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术领域具有通常知识者可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。

[0036] 本发明一实施例的液晶显示器(LCD)驱动电路包括多级移位寄存电路。图1为依照本发明一实施例的液晶显示器(LCD)驱动电路的移位寄存电路的示意图。如图1所示，移位寄存电路100包括：输入晶体管T1，输出晶体管T2，补偿电路110与下拉电路120。

[0037] 输入晶体管T1(亦可称为输入端)接收来自前级移位寄存器电路所输出的前级扫描信号G(N‑1)，并依据前级移位寄存器电路所输出的前级扫描信号G(N‑1)来输出驱动电压Q(N)至节点Q，其中，N为正整数。输入晶体管T1可为二极管连接方式，其中，源极与栅极耦接在一起，且接收前级扫描信号G(N‑1)，而漏极则输出驱动电压Q(N)至节点Q。

[0038] 输出晶体管T2(亦可称为驱动端或输出端)耦接至输入晶体管T1与节点Q。输出晶体管T2的一端(例如是源极)接收时钟脉冲信号CLK，并依据时钟脉冲信号CLK来输出本级扫描信号G(N)，其中，时钟脉冲信号CLK可为周期性的脉冲信号。输出晶体管T2的控制端(例如是栅极)耦接至节点Q，输出晶体管T2的另一端(例如是漏极)输出本级扫描信号G(N)。

[0039] 补偿电路110耦接至节点Q，用以根据前一级扫描信号(或前几级扫描信号)与ITP信号来补偿驱动电压Q(N)。补偿电路110更可选择性减少驱动电压Q(N)的漏电。在本案实施例说明中，前一级扫描信号(或前几级扫描信号)可以统称为前级扫描信号；相似地，后一级扫描信号(或后几级扫描信号)可以统称为后级扫描信号，其余可依此类推。

[0040] 下拉电路120耦接至节点Q与输出晶体管T2，并依据本级扫描信号G(N)，或者是前一级扫描信号(或前几级扫描信号)，或后一级扫描信号(或后几级扫描信号)来调整驱动电压Q(N)与本级扫描信号G(N)。

[0041] 此外，如图1所示，第一参考电压源(如VSS)耦接至下拉电路120，而第二参考电压源(如VSS2)耦接至补偿电路110，其中，第一参考电压源与第二参考电压源的电位不同。或者是，于本案其他可能实施例中，第一参考电压源(如VSS)例如但不受限于为‑11V，而第二参考电压源(如VSS2)例如但不受限于为‑8V。或者是，0

[0042] 现请参考图2，为依照本发明一实施例的液晶显示器驱动电路的移位寄存电路的详细电路示意图。如图2所示，移位寄存电路200包括：输入晶体管T1，输出晶体管T2，前送晶体管T7，补偿电路210、下拉电路220与控制电路230。

[0043] 图3显示依照本发明一实施例的移位寄存电路的波形图。

[0044] 补偿电路210包括：晶体管T3～T5。补偿电路210更可选择性包括：晶体管T6。

[0045] 晶体管T3用以控制ITP信号何时可以输入至移位寄存电路200。晶体管T3具有：源极与栅极接收由前一级移位寄存电路所送来的前一级前送信号F(N‑1)；以及漏极耦接至晶体管T5的栅极。

[0046] 晶体管T4用以控制ITP信号何时停止输入至移位寄存电路200。晶体管T4具有：源极耦接至晶体管T3的漏极；栅极接收扫描信号G(N+2)；以及漏极耦接至第二参考电压源VSS2。

[0047] 晶体管T5具有：源极接收ITP；栅极耦接至晶体管T3的漏极；以及漏极耦接至节点Q。其中，如果补偿电路210不包括晶体管T6的话，则晶体管T5的漏极耦接至节点Q；以及如果补偿电路210包括晶体管T6的话，则晶体管T5的漏极通过晶体管T6而耦接至节点Q。

[0048] 晶体管T6用以避免驱动电压Q(N)的漏电流。晶体管T6为二极管连接。晶体管T6的源极与栅极耦接至晶体管T5的漏极，而晶体管T6的漏极耦接至节点Q。

[0049] 补偿电路210的操作如后。当前一级前送信号F(N‑1)为逻辑高时，晶体管T3为导通，以将晶体管T5的栅极电压拉至逻辑高，故使得晶体管T5也为导通，使得ITP信号能通过晶体管T5而送至节点Q。如果扫描信号Q(N+2)为逻辑高时，晶体管T4为导通，以将晶体管T5的栅极电压拉至逻辑低，故使得晶体管T5变为关闭，使得ITP信号无法通过晶体管T5而送至节点Q。

[0050] 通过上述的操作，补偿电路210可以补偿节点Q上的驱动电压Q(N)。

[0051] 前送晶体管T7耦接至节点Q。前送晶体管T7的一端(例如是源极)接收时钟脉冲信号CLK，前送晶体管T7的控制端(例如是栅极)耦接至节点Q，前送晶体管T7的另一端(例如是漏极)输出前送信号F(N)，其中，前送信号F(N)与本级扫描信号G(N)基本上为相同信号，但前送信号F(N)具有较佳的波形。前送晶体管T7依据时钟脉冲信号CLK与驱动电压Q(N)来输出前送信号F(N)。

[0052] 下拉电路220包括晶体管T8～T13。

[0053] 晶体管T8具有：源极耦接至节点Q；栅极接收下拉信号P(N)；以及漏极耦接至第二参考电压源VSS2。

[0054] 晶体管T9具有：源极耦接至节点Q；栅极接收下拉信号P(N‑1)；以及漏极耦接至第二参考电压源VSS2。

[0055] 晶体管T10具有：源极耦接至节点Q；栅极接收扫描信号G(N+4)；以及漏极耦接至第二参考电压源VSS2。

[0056] 晶体管T11具有：源极接收扫描信号G(N)；栅极接收下拉信号P(N)；以及漏极耦接至第一参考电压源VSS。

[0057] 晶体管T12具有：源极接收扫描信号G(N)；栅极接收下拉信号P(N‑1)；以及漏极耦接至第一参考电压源VSS。

[0058] 晶体管T13具有：源极接收扫描信号G(N)；栅极接收扫描信号G(N+4)；以及漏极耦接至第一参考电压源VSS。

[0059] 请注意，于本案其他可能实施例中，晶体管T8～T13的栅极可能接收其他级的扫描信号或者是其他级的下拉信号，此亦在本案精神范围内。

[0060] 下拉电路220之操作原则如后。以晶体管T8为例，当下拉信号P(N)为逻辑高时，晶体管T8为导通，以将驱动电压Q(N)下拉。其余晶体管的操作可依此类推。

[0061] 也就是说，下拉电路220包括两组晶体管群组，其中一组晶体管群组(如晶体管T8～T10)将驱动电压Q(N)下拉，而另一组晶体管群组(如晶体管T11～T13)将扫描信号G(N)下拉。

[0062] 控制电路230耦接至下拉电路220。控制电路230根据控制信号LC与驱动电压Q(N)来产生下拉信号P(N)。下拉电路220可根据下拉信号P(N)，和/或，本级的扫描信号/或其他级的扫描信号来下拉驱动电压Q(N)或扫描信号G(N)。其中，控制信号LC可为在一画面(frame)期间具有固定高电压电位的直流电压，亦可为周期性致能的脉冲信号。此外，控制信号LC与时钟脉冲信号CLK的相位不相同。

[0063] 控制电路230包括晶体管T14～T20。

[0064] 晶体管T14具有：源极与栅极接收控制信号LC；以及漏极耦接至晶体管T15的栅极。

[0065] 晶体管T15具有：源极接收控制信号LC；栅极，耦接至晶体管T14的漏极；以及漏极输出下拉信号P(N)。

[0066] 晶体管T16具有：源极耦接至晶体管T15的栅极；栅极接收扫描信号Q(N‑1)；以及漏极耦接至第一参考电压源VSS。

[0067] 晶体管T17具有：源极耦接至晶体管T15的栅极；栅极接收扫描信号Q(N)；以及漏极耦接至第一参考电压源VSS。

[0068] 晶体管T18具有：源极耦接至晶体管T15的栅极；栅极接收扫描信号Q(N+1)；以及漏极耦接至第一参考电压源VSS。

[0069] 晶体管T19具有：源极接收下拉信号P(N)；栅极接收扫描信号Q(N‑1)；以及漏极耦接至第一参考电压源VSS。

[0070] 晶体管T20具有：源极接收下拉信号P(N)；栅极接收扫描信号Q(N)；以及漏极耦接至第一参考电压源VSS。

[0071] 晶体管T21具有：源极接收下拉信号P(N)；栅极接收扫描信号Q(N+1)；以及漏极耦接至第一参考电压源VSS。

[0072] 控制电路230之操作如后。当控制信号LC为逻辑高使得晶体管T14为导通时，晶体管T15亦为导通，使得下拉信号P(N)为逻辑高。

[0073] 而当晶体管T16或T17或T18之任一者为导通时，将晶体管T15的栅极电压下拉，使得晶体管T15变为关闭，而将下拉信号P(N)变为浮接。

[0074] 而当晶体管T19或T20或T21之任一者为导通时，将下拉信号P(N)下拉。而当下拉信号P(N)下拉为逻辑低时，晶体管T8变为关闭，不将驱动电压Q(N)下拉。

[0075] 也就是说，控制电路230包括两组晶体管群组，其中一组晶体管群组(如晶体管T16～T18)使得下拉信号P(N)为浮接，而另一组晶体管群组(如晶体管T19～T21)将下拉信号P(N)下拉。

[0076] 现请参考图4，为依照本发明一实施例的液晶显示器驱动电路的移位寄存电路的详细电路示意图。如图4所示，移位寄存电路400包括：输入晶体管T1，输出晶体管T2，前送晶体管T7，补偿电路410、下拉电路420与控制电路430。

[0077] 补偿电路410、下拉电路420与控制电路430基本上相同或相似于图2的补偿电路210、下拉电路220与控制电路230。然而，下拉电路420的晶体管T8～T10乃是耦接至第一参考电压源VSS。

[0078] 现请参考图5，为依照本发明一实施例的液晶显示器驱动电路的移位寄存电路的详细电路示意图。如图5所示，移位寄存电路500包括：输入晶体管T1，输出晶体管T2，前送晶体管T7，补偿电路510、下拉电路520与控制电路530。

[0079] 补偿电路510、下拉电路520与控制电路530基本上相同或相似于图2的补偿电路210、下拉电路220与控制电路230。然而，补偿电路510更额外包括电容C，其耦接于晶体管T5的栅极与晶体管T6的栅极之间。

[0080] 由上述可知，本案实施例的移位寄存电路利用双接地电压源(Dual VSS)设计，在进行ITP感应时，驱动电压的漏电路径之漏电量降低。所以，本案实施例的移位寄存电路可不需要外挂大电容。如此可减少电路面积，达成窄边框的功效。

[0081] 当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。