一种高稳定性的时序信号发生方法及装置转让专利
申请号 : CN202011262142.7
文献号 : CN112436824B
文献日 : 2021-08-10
发明人 : 韩小涛 , 邱文捷 , 谢剑峰 , 刘沁莹
申请人 : 华中科技大学
摘要 :
权利要求 :
1.一种高稳定性的时序信号发生装置,其特征在于,包括:时钟模块(101)、触发控制模块(102)、通信模块(103)、n个通道延时链主模块(104)、延时数据管理模块(105)和n个外触发晃动补偿模块(106);n为大于等于2的整数;
所述通信模块(103)的输入端连接至外部的上位机,用于传输上位机输出的数据;
所述触发控制模块(102)包括两个输入端和n个输出端,一个输入端直接连接外触发信号,另一个输入端连接至所述通信模块(103)的第一输出端,用于接收上位机的触发模式设置数据,实现对每个通道的触发模式设定并向每个通道传递触发信号;
所述n个通道延时链主模块(104)的输入端分别连接至触发控制模块(102)的n个输出端;
所述延时数据管理模块(105)包括一个输入端和n个输出端,一个输入端连接至所述通信模块(103)的第二输出端,n个输出端分别依次连接至n个通道延时链主模块(104)的控制端,用于接收上位机的延时值数据,并在触发开始前传递延时数据,协助搭建延时路径;
所述n个外触发晃动补偿模块(106)的输入端分别连接至n个通道延时链主模块(104)的输出端,用于接收触发控制信号和经过两级精确延时后的脉冲信号,对其进行时间差测量,并补足为固定值,实现除晃、稳定的功能;
所述时钟模块(101)的输出端分别与所述触发控制模块(102)的时钟控制端、所述通信模块(103)的时钟控制端、所述n个通道延时链主模块(104)的时钟控制端、所述延时数据管理模块(105)的时钟控制端以及所述n个外触发晃动补偿模块(106)的时钟控制端连接,用于为其提供稳定可靠的时钟源;
所述时钟模块(101)、所述触发控制模块(102)、所述通信模块(103)、所述n个通道延时链主模块(104)、所述延时数据管理模块(105)和所述n个外触发晃动补偿模块(106)均设置在FPGA上。
2.如权利要求1所述的时序信号发生装置,其特征在于,所述通道延时链主模块(104)包括:内部基准生成模块(201)、延时数据管理模块(202)、计数器粗延时模块(203)、细延时模块(204)和反馈调节参考模块(205);
所述内部基准生成模块(201)、所述计数器粗延时模块(203)和所述细延时模块(204)依次连接,所述内部基准生成模块(201)的输入端作为所述通道延时链主模块(104)的输入端,所述细延时模块(204)的输出端作为所述通道延时链主模块(104)的输出端;
所述延时数据管理模块(202)的输入端作为所述通道延时链主模块(104)的控制端,所述延时数据管理模块(202)的第一输出端连接至所述计数器粗延时模块(203)的控制端,所述延时数据管理模块(202)的第二输出端连接至所述细延时模块(204)的控制端;
所述内部基准生成模块(201)用于在外部触发信号来临且被下位机同步捕获时,产生一个与捕获时钟同步的信号作为脉冲延时的内部基准时刻;
所述延时数据管理模块(202)用于暂时储存该通道内各级延时数据,同时用于在延时结束时向通信模块(103)获取下一组数据并在延时开始前发送给各级延时模块;
所述计数器粗延时模块(203)用于以所述下位机内部主时钟周期为单位对内部基准信号进行大范围、粗精度延时;
所述细延时模块(204)用于对计数器粗延时后的信号进行补充细延时,通过集成反馈延时链结构使延时范围对应粗延时精度,处理计数器无法分辨的精细延时长度;
所述反馈调节参考模块(205)用于为细延时模块(204)中的集成反馈延时链提供全链延时长度参考,调节集成反馈延时链的各级延时长度。
3.如权利要求2所述的时序信号发生装置,其特征在于,所述细延时模块(204)包括:两个并联连接的集成反馈细延时模块,用于实现延时范围扩充。
4.如权利要求3所述的时序信号发生装置,其特征在于,所述集成反馈细延时模块包括:多个可控延时单元(301)和一个选路器(302),多个可控延时单元(301)相互级联并形成长链结构,脉冲信号由第一级输入,各个单元的输出从首到尾依次接在选路器(302)的各个输入口,由模块外控制信号选择;所述可控延时单元(301)用于实现高精度、高稳定性的细延时与补偿,全链延时长度以半时钟周期为参考,每个单元的延时长度必将更为精细;
所述选路器(302)用于选择当前延时所需要的延时单元数量,从对应级的输出口引出脉冲信号。
5.如权利要求1‑4任一项所述的时序信号发生装置,其特征在于,所述延时数据管理模块(105)包括DDR3模块、MIG存储接口管理模块和存取缓存FIFO;
所述存取缓存FIFO与下位机的通信模块(103)连接,输出与MIG存储接口管理模块相连,DDR3模块位于下位机芯片外部,通过MIG存储接口管理模块与下位机进行数据交换;
工作时,所述存取缓存FIFO存入上位机传输的数据,全部接收后开始向MIG存储接口管理模块写入,随后通过MIG存储接口管理模块自己的时钟、逻辑,与DDR3实现数据交互,最终将设定的数据完整、可靠地保存下来或者重写修改。
6.如权利要求1‑3任一项所述的时序信号发生装置,其特征在于,所述外触发晃动补偿模块(106)包括:偏差测量TDC延时链模块(601)、位置信息捕获模块(602)、位置信息编码模块(603)和集成反馈延时链补偿模块(604);
所述偏差测量TDC延时链模块(601)接收外部触发信号以及内部基准信号,该链的每一级延时输出对应位置信息捕获模块(602)中的一个寄存器,位置信息捕获模块(602)随后将其送入位置信息编码模块(603),经过转换后,位置信息编码模块(603)的输出与集成反馈延时链补偿模块(604)的控制输入连接,经过主延时处理后的脉冲信号作为集成反馈延时链补偿模块(604)的输入;
所述的偏差测量TDC延时链模块(601),以外部触发信号、内部基准信号为输入,测量二者之间的差值,并将测量结果送入位置信息捕获模块(602)的寄存器组;
所述的位置信息捕获模块(602)由多个寄存器构成,接收来自偏差测量TDC延时链模块(601)的测量结果,并在位置信息编码模块(603)空闲时送入测量结果供其处理;
所述的位置信息编码模块(603)通过内置算法实现偏差测量TDC延时链模块(601)测量结果到集成反馈延时链补偿模块(604)补偿延时级数之间的转换,控制补偿长度;
所述的集成反馈延时链补偿模块(604)用于对经过两级主延时后的脉冲信号进行补偿延时,依据位置信息编码模块(603)提供的补偿级数,实现高稳定性、小空间跨度、出口走线长度一致的延时补偿,消除延时晃动,完成延时信号输出。
说明书 :
一种高稳定性的时序信号发生方法及装置
技术领域
背景技术
序触发脉冲,上述装置可以精确控制系统中每个模块、每个动作的启动时刻与启动顺序,协
调整个系统中各组成部分的工作,从而在内部指令触发或外部信号触发的情况下,按照设
定顺序正确执行时序动作。
环境因素等影响而出现较大波动),更重要的是,在外部触发的模式下,不能因为“触发‑捕
获”时间差而产生较大的延时值晃动。延时值的控制精度与稳定性,直接影响整个系统的工
作质量。
有较大误差导致精度受限,需要额外的补偿设计和预修正;此外,一般进位链作为DTC进行
延时或外触发除晃动时,由于其结构在空间上跨度较大,其各输出抽头到某个特定的最终
输出口的走线长度难以控制为一致,引发额外不可控的延时差异,且随着设计的改变而改
变,难以得到准确补偿,导致延时精度下降;专利CN106656121A公开了一种采用硬件结构
(电容放电斜坡比较)进行延时晃动补偿处理的方法,也会因为硬件本身的固有误差而不准
确、需要额外的补偿结构,同时片外补偿方案也会因FPGA的IO到片外硬件的走线波动而成
为时序误差的来源,外触发模式下仅能达到0.8ns的精度。这些问题导致上述的时序信号发
生技术具有延时精度不高、补偿难度较大或补偿精度不足的缺点,难以与真正的触发信号
对齐、得到以实际触发为参考的时序脉冲。
发明内容
制的精确性和稳定性。
延时级数,来构建延时路径;
延时链级数;搭建“稳定性好、空间跨度小、各级抽头到输出口走线延时一致”的补偿延时路
径;
动。
根据具体延时链结构和设计决定,不同结构和应对不同需求时,m是互不相同的,一般优选
为32以上。
细延时,通过集成反馈延时链结构使延时范围对应粗延时精度,处理计数器无法分辨的精
细延时长度。
模块的输入端连接至外部的上位机,用于传输上位机输出的数据;触发控制模块包括两个
输入端和n个输出端,一个输入端直接连接外触发信号,另一个输入端连接至通信模块的第
一输出端,用于接收上位机的触发模式设置数据,实现对每个通道的触发模式设定并向每
个通道传递触发信号;n个通道延时链主模块的输入端分别连接至触发控制模块的n个输出
端,延时数据管理模块包括一个输入端和n个输出端,一个输入端连接至通信模块的第二输
出端,n个输出端分别依次连接至n个通道延时链主模块的控制端,用于接收上位机的延时
值数据,并在触发开始前传递延时数据,协助搭建延时路径;n个外触发晃动补偿模块的输
入端分别连接至n个通道延时链主模块的输出端,用于接收触发控制信号和经过两级精确
延时后的脉冲信号,对其进行时间差测量,并补足为固定值,实现除晃、稳定的功能。其中,n
表示集成的通道数,n为大于等于2的整数,一般优选为6~12。
时数据管理模块的时钟控制端以及n个外触发晃动补偿模块的时钟控制端连接,用于为其
提供稳定可靠的时钟源。
和细延时模块依次连接,内部基准生成模块的输入端作为通道延时链主模块的输入端,细
延时模块的输出端作为通道延时链主模块的输出端;延时数据管理模块的输入端作为通道
延时链主模块的控制端,延时数据管理模块的第一输出端连接至计数器粗延时模块的控制
端,延时数据管理模块的第二输出端连接至所述细延时模块的控制端;内部基准生成模块
用于在外部触发信号来临且被下位机同步捕获时,产生一个与捕获时钟同步的信号作为脉
冲延时的内部基准时刻;所述延时数据管理模块用于暂时储存该通道内各级延时数据,包
括粗延时周期数、细延时链级数,同时用于在延时结束时向通信模块获取下一组数据并在
延时开始前发送给各级延时模块;计数器粗延时模块用于以所述下位机内部主时钟周期为
单位对内部基准信号进行大范围、粗精度延时;细延时模块用于对计数器粗延时后的信号
进行补充细延时,借助精度更高、稳定性更强的通过集成反馈延时链结构,通过合理的结构
设计,使延时范围对应粗延时精度,处理计数器无法分辨的精细延时长度;所述反馈调节参
考模块用于为细延时模块中的集成反馈延时链提供全链延时长度参考,采取鉴相及压控等
方式,调节集成反馈延时链的各级延时长度,对应关系可以直接由主时钟周期计算得到。
计数器粗延时后,完成剩余的一个周期以内长度的高精度延时,更重要的是,在两级主延时
完毕后对信号进行高稳定性、小空间跨度、出口走线长度一致的延时补偿,将脉冲信号的参
考转换到原始外触发信号,消除因同步捕获产生的延时晃动。
次接在选路器的各个输入口,由模块外控制信号选择;可控延时单元用于实现高精度、高稳
定性的细延时与补偿,全链延时长度以半时钟周期为参考,每个单元的延时长度必将更为
精细;选路器用于选择当前延时所需要的延时单元数量,从对应级的输出口引出脉冲信号。
块位于下位机芯片外部,通过MIG存储接口管理模块与下位机进行数据交换;存取缓存FIFO
存入上位机传输的数据,全部接收后开始向MIG存储接口管理模块写入,随后通过MIG存储
接口管理模块自己的时钟、逻辑,与DDR3实现数据交互,最终将设定的数据完整、可靠地保
存下来,或者重写修改。
发信号以及内部基准信号,该链的每一级(共n级)延时输出对应位置信息捕获模块中的一
个寄存器,位置信息捕获模块随后将其送入位置信息编码模块,经过转换后,位置信息编码
模块的输出与集成反馈延时链补偿模块的控制输入连接,此外,经过主延时处理后的脉冲
信号作为集成反馈延时链补偿模块的输入;偏差测量TDC延时链模块,以外部触发信号、内
部基准信号为输入,测量二者之间的差值,即“内部基准产生时,外部触发信号经过了多少
级延时的长度”,将测量结果送入位置信息捕获模块的寄存器组;位置信息捕获模块由多个
寄存器构成,接收来自偏差测量TDC延时链模块的测量结果,并在位置信息编码模块空闲时
送入测量结果供其处理;所述的位置信息编码模块通过内置算法,实现偏差测量TDC延时链
模块测量结果到集成反馈延时链补偿模块补偿延时级数之间的转换,控制补偿长度;所述
的集成反馈延时链补偿模块对经过两级主延时后的脉冲信号进行补偿延时,依据位置信息
编码模块提供的补偿级数,实现高稳定性、小空间跨度、出口走线长度一致的延时补偿,消
除延时晃动,完成延时信号输出。
在实现每级78ps高精度延时和时域定位的同时,对温度漂移、电压变化等因素敏感度低,大
大降低了延时链的非线性,省去了传统DTC或时序信号发生系统中的补偿、修正过程。
链DTC的各抽头到信号输出口的空间走线长度不一致问题及外部硬件补偿带来的非集成硬
件误差,能够将晃动稳定在0.16ns左右,且不会受到外部走线和环境因素的影响。
附图说明
发明的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据
提供的附图获得其他的附图。
具体实施方式
不用于限定本发明。
模块106;时钟模块101的输出与其余所有模块连接,为其提供稳定可靠的时钟源;触发控制
模块102与通信模块103相连接,接收来自上位机的触发模式设置数据,同时与n个通道延时
链主模块104均有连接,实现对每个通道的触发模式设定,且向每个通道传递触发信号;延
时数据管理模块105的输入与通信模块103相连,接收来自上位机的延时值数据,输出与各
通道延时链主模块104连接,在触发开始前传递延时数据,协助搭建延时路径;n外触发晃动
补偿模块106的输入与触发控制模块102、各通道的延时链主模块104连接,接收触发控制信
号和经过两级精确延时后的脉冲信号,对其进行时间差测量,并补足为固定值,实现除晃、
稳定的功能。
触发模式选择模块与通信模块相连接,外触发输入驱动模块和自触发顺序选择模块均与通
道延时主模块连接;
据管理模块202、计数器粗延时模块203、高稳定性细延时模块204、反馈调节参考模块205,
通过延时数据管理模块202与延时数据存储模块105相连接,通过内部基准生成模块与触发
控制模块102相连接,通过高稳定性细延时模块与外触发晃动补偿模块106相连接;
601、位置信息捕获模块602、位置信息编码模块603、集成反馈延时链补偿模块604;
节参考模块205,基于参考时钟半周期、以压控等方式反馈闭环调节每级延时的结构,实现
稳定、多级、可编程调节、高精度的延时链,同时通过选路器选择是否启用双链级联扩大延
时范围,从而与粗延时精度匹配;
晃动补偿模块直接相连;
连接,通过数据格式重组模块与延时数据管理模块105连接;
FIFO与通信模块103相连接,通过取FIFO与通道延时主模块104连接。
由于IDELAYE2的高集成度,其各级延时输出口到选路结构输出口的走线长度小而一致,不
因空间跨度而产生额外的延时误差;其作为偏差补偿结构,能够稳定地补偿外触发信号与
内部基准信号直接的时间差,实现参考基准转换,弥补因外触发信号与内时钟不同步导致
的捕获偏差,提高整个系统的稳定性。
性较大,仅延时链本身就需要引入额外补偿;此外,传统延时链的各级延时输出抽头与最终
输出口直接的走线长度较长,且难以控制一致,影响实际延时长度与控制精度,需要大量的
布局布线调整与验证工作,实现难度大。外部硬件延时结构由于器件本身的特性变化或误
差,必然需要大量特性计算与补偿工作,且片外的走线也是延时误差来源之一。
链的非线性或硬件结构误差引起的延时补偿环节的空间跨度问题,从而提高时序控制的精
度与稳定性。
模块应用实例,实现理论精度78ps、动态范围5.855ns~21.5s的任意时序信号发生装置,支
持指令自触发及信号外触发两种模式,并搭载内部TDC‑DTC外触发晃动补偿调节功能,达到
0.16ns的晃动补偿精度。
RS232或以太网通信)、时序信号输出SMA口。核心板包含FPGA片内系统和外围接口、DDR3存
储设备等,实现数据接收、处理与存储,依据数据和触发信号进行脉冲产生和延时的核心功
能;底板包含片外晶振时钟源、各类输入输出接口(外触发、JTAG、USB转UART、SMA输出)、电
源系统、信号指示模块等,为FPGA实现其核心功能提供硬件条件支持。
模块,整个系统可以实现接收、重组、存储和分发从上位机传来的数据,正确读取延时数据
并分发到各个通道延时链、选择触发模式、搭建延时路径,依据触发信号或指令完成高稳定
性的脉冲产生、延时和晃动补偿功能。
入步骤8);
直接产生内部基准信号、并依照预存数据和参考内部200MHz主时钟进行单位精度为5ns的
计数延时与单位精度为78ps的IDELAYE2延时链精细延时,产生基于内部基准信号的延时值
可控的时序脉冲信号。
通道主延时路径的延时基准为内部基准信号,因此随机晃动属于直接叠加的误差,无法缩
短,只能通过额外的补偿环节凑成一个更大的固定值。采用Carry4进位链TDC‑IDELAYE2
DTC组合结构进行误差的测量与补偿,可以将最终晃动缩小到0.16ns左右,此为外触发晃动
补偿精度。
延时模块204(基于IDELAYE2)、反馈调节参考模块205(基于IDELAYCTRL)组成。延时数据处
理模块在延时开始时从FIFO中读出预准备的、代表触发沿相对内部基准信号延时长度的第
一个数据,在下一个时钟周期将数据单元中的32bit延时周期数送入计数器,并产生使能开
启计数,同时将第33~40bit送入第一级IDLEAYE2,41~18bit送入第二级;待计数器延时结
束前一个周期,再次产生数据需求信号请求延时数据处理模块准备下一个数据,对应脉冲
高电平持续时间,即控制下降沿的出现时刻,工作过程同理。当FIFO内被读空时,这标志着
一次脉冲产生已完成,所有FIFO为空时自动复位所有通道;为保证第二个数据读出时不自
动复位,每个通道需要重写一个数据作为垫底。
元301、相位检测303、压控震荡器304反馈控制结构,将参考时钟信号送入与延时链结构一
致的另一条链,经过31级延时处理后,检测输出信号的相位,并通过反馈调节VCO的电压值
改变每级延时,使31级延时总长度控制在半个参考时钟周期,精度很高且结构稳定,优于一
般的进位延时链结构。参考200MHz的半个周期长度,理论精度78ps/级,考虑到600ps固有延
时,动态范围为0.6~3.1ns;采用双IDELAYE2级联结构实现固有延时死区互补,可以实现
0.6~6.2ns的宽范围延时,与第一级的精度配合、缩小延时控制死区。在自触发模式下,一
般对触发时刻控制精度要求不高,仅使用计数器延时进行预设周期的延时处理(所有自触
发通道延时长度一致),通道会根据模式标志位,在第一级延时后引出时序脉冲信号;外触
发模式下不仅要通过IDELAYE2精细延时处理,还需要经过后续的外触发晃动补偿模块。(需
要注意的是,IDELAYE2的原理类似于一般的进位延时链,但是其集成度要远高于进位链,且
各级延时抽头到选路结构的走线长度设计为基本一致,因此带来更高的精度和空间布局延
时稳定性,此处的原理示意图仅仅用于结构的理解)
内立刻产生内部基准,其间也存在0~5ns的晃动误差。延时数据控制的延时长度,是针对内
部基准而言的,若要得到基于外部触发信号的精确延时长度,就必须对晃动进行补偿,将0
~5ns的大范围、不可控的波动,补偿为略大一些、长度固定(5ns)的可控时间。整个模块采
用“先测后补”的思想,通过搭建延时链构建TDC(时间数字转换),测出晃动大小,并通过DTC
延时链进行补偿。
空间距离差,虽然每一级延时单元长度固定,但是因为抽头的空间位置引起的“抽头‑输出
口”走线延时不一致是很大的,相邻级延时单元间最大有0.8ns的波动,且不可控;而采用统
一的外部硬件结构补偿(如电容充放电DAC斜坡比较),会受到硬件本身的限制,电容充放电
的精度与稳定性均不及FPGA内部单元。而采用IDELAYE2能够有效解决抽头空间跨度的问
题,它集成在Xilinx FPGA的IO单元——IOB中,体积小、结构稳定、精度高,是更优的选择,
但是需要将Carry4进位链的测量精度与IDELAYE2的延时精度进行合理换算,换算中必然会
有一定程度的精度损失,但是由于二者的延时单元精度接近,故影响不大。
馈延时链补偿模块604(以IDELAYE2为应用实例)。当外触发来临时,外触发信号在送往延时
链主模块的同时,也被送往外触发晃动补偿模块的TDC链,并沿着进位逻辑向前传递;随后
在延时链主模块的内部基准信号产生后,内部基准信号被送往位置信息寄存器组,作为时
钟信号,控制各个寄存器采集TDC链每个抽头的信号电平,若为高则说明外触发信号在这段
时间内已经过这里,若为低则说明未到。因此位置寄存器组的电平信息必为以某位为分界
的左1右0组合,通过1的数目即可判断晃动为多少级Carry4延时长度。随后,位置信息编码
器接收到这一串数据,分析1的数目,得出晃动大小(记为X),产生需补偿的长度Y(以统一补
偿到5ns为例,Y=(5‑X)ns);此后计算出需要多少个IDELAYE2内的延时单元(tap级数)并提
前传递给IDELAYE2;最后,在基本的两级延时过程完毕后,延时信号经过晃动补偿模块内的
IDELAYE2完成补偿。Carry4进位延时链单级延时长度为114~117ps,约等于78ps*1.5,因此
在补偿转换上也相对简单,最终实现的精度基本与Carry4进位链TDC的测量精度一致,考虑
相关波动因素,目前处于0.16ns水平。
据的高位进行自动选择,工作模式灵活,满足不同场合的不同控制要求;
0.16ns的高精度水平,保证了外触发模式下的高精度控制。
调整一致,不存在抽头走线长度差异带来的延时不可控问题和延时单元随温度变化的非线
性问题,省去了额外的校正补偿环节与步骤。
下位机的数据下载和下位机的信号返回;DDR3存储模块则完成对下载数据的暂存、调用与
分发。此类基础功能模块均有替代方案可供选择。
在本发明的保护范围之内。