本发明公开了一种单级多输出GIP驱动电路及驱动方法，在17T2C双输出GIP电路中，由17个TFT作为开关和2个电容耦合作用构成，由T4和T14分别输出G2n‑1、G2n扫描信号(栅极线)，从而实现单级双输出GIP驱动电路设计。区别于现有技术，上述技术方案通过提出了一种新型17T2C单级双输出GIP电路，实现一级GIP电路驱动两行像素，在保证每行像素充电率一致的情况下，能有效下拉和维持Q点和Gout输出电位，提高GIP电路的稳定性，同时达到窄边框设计，提高了显示面板的屏占比。
1.一种单级多输出GIP驱动电路，其特征在于，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17；还包括电容C1、C2；
所述T1的栅极连接栅极线G2(n-1)，所述T1的漏极连接FW，所述T1的源极连接Q1点；
所述T2的栅极连接Q1点，所述T2的漏极连接P点，所述T2的源极连接VGL；
所述T3的栅极连接P点，所述T3的漏极连接Q1点，所述T3的源极连接VGL；
所述T4的栅极连接Q1点，所述T4的漏极连接CK1，所述T4的源极连接栅极线G2n-1；
所述T5的栅极连接CK3，所述T5的漏极连接栅极线G2n-1，所述T5的源极连接VGL；
所述T6的栅极连接P点，所述T6的漏极连接栅极线G2n-1，所述T6的源极连接VGL；
所述T7的栅极连接栅极线G2(n+1)，所述T7的漏极连接BW，所述T7的源极连接Q1点；
所述T8的栅极连接CLR，所述T8的漏极连接P点，所述T8的源极连接VGL；
所述T9的栅极连接CLR，所述T9的漏极连接Q1点，所述T9的源极连接VGL；
所述T10的栅极连接CLR，所述T10的漏极连接栅极线G2n-1，所述T10的源极连接VGL；
所述T11的栅极连接CK1，所述T11的漏极连接CK1，所述T11的源极连接P点；
所述T12的栅极连接CK3，所述T12的漏极连接P点，所述T12的源极连接VGL；
所述T13的栅极连接CLR，所述T13的漏极连接栅极线G2n，所述T13的源极连接VGL；
所述T14的栅极连接Q2点，所述T14的漏极连接CK2，所述T14的源极连接G2n；
所述T15的栅极连接CK4，所述T15的漏极连接G2n，所述T15的源极连接VGL；
所述T16的栅极连接P点，所述T16的漏极连接G2n，所述T16的源极连接VGL；
所述T17的栅极连接VGH，所述T17的漏极连接Q2点，所述T17的源极连接Q1点；
所述C1的一极板连接Q1点，所述C1的另一极板连接G2n-1；
所述C2的一极板连接Q2点，所述C2的另一极板连接G2n。
2.根据权利要求1所述一种单级多输出GIP驱动电路，其特征在于，所述GIP驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。
3.根据权利要求2所述一种单级多输出GIP驱动电路，其特征在于，所述显示面板上还设置有CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线,且所述CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线设置于所述GIP驱动电路一侧；所述CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线分别与所述GIP驱动电路内的CK1、CK2、CK3、CK4、FW、BW、VGH、VGL和CLR连接。
4.根据权利要求2所述一种单级多输出GIP驱动电路，其特征在于，所述显示面板为OLED显示面板或者LCD显示面板。
5.根据权利要求1所述一种单级多输出GIP驱动电路，其特征在于，还包括驱动IC,G2n-1、G2n、G2(n-1)和G2(n+1)与所述驱动IC连接。
6.根据权利要求1所述一种单级多输出GIP驱动电路，其特征在于，T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17均为薄膜晶体管。
7.一种单级多输出GIP驱动电路的驱动方法，其特征在于，应用于权利要求1至6任意一项所述一种单级多输出GIP驱动电路，包括如下步骤：在预充阶段，G2(n-1)和FW写入高电位信号，CK1、CK2、CK3、CK4、G2n-1和G2n写入低电位信号；
在输出阶段，CK1写入电位信号，G2n-1输出与CK1电位高低相同的电位信号；CK2写入电位信号，G2n输出与CK2电位高低相同的电位信号；CK3写入电位信号，G2n+1输出与CK3电位高低相同的电位信号；
在下拉阶段，G2(n+1)、CK4和CK3写入高电位信号，BW写入低电位信号，VGL下拉G2n-1输出低电位信号；VGL下拉G2n输出低电位信号；
在下拉稳压阶段，G2(n-1)、G2(n+1)写入低电位信号，当CK1写入高电位信号时，P点为高电位；当CK3和CK4写入高电位信号时，Q1和Q2为低电位。
一种单级多输出GIP驱动电路及驱动方法
技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种单级多输出GIP驱动电路及驱动方法。
背景技术
[0002] TFT-LCD,主动式矩阵液晶显示器中每个像素具有一个TFT，其栅极(Gate)连接至水平方向扫描线，漏极(Drain)连接至垂直方向的资料线，而源极(Source)則连接至像素电极。若在水平方向的某一条扫描线上施加一定的正电压，会使得該扫描线上所有的TFT打开，此时该条扫描线上的像素电极会与垂直方向的资料线连接，而将资料线上的视讯信号电压写入像素中，控制不同液晶的透光度进而达到控制色彩的效果。
[0003] 随着TFT-LCD显示技术的发展，窄边框显示屏因其简洁、美观、相同尺寸可视面积大等优点，已成为高品质显示屏发展的主要趋势，尤其是小尺寸显示屏，对窄边框的要求越来越高。GIP(gate driver in panel)技术的应用已成为主流。GIP技术是利用液晶显示面板的阵列制程将栅极驱动电路直接制作在阵列基板上，实现对栅极逐行扫描的驱动方式，可取代传统的栅极驱动IC，不仅简化了IC工艺和制作成本，而且有效减小面板的边框设计，更加符合显示面板的发展趋势。
[0004] 目前的GIP电路技术主流驱动方式是一级GIP电路驱动一行像素方式，然而此方法占用左右边框面积较大，不利于提高屏占比。
发明内容
[0005] 为此，需要提供一种单级多输出GIP驱动电路及驱动方法，在保证每行像素充电率一致的情况下，能有效下拉和维持Q点和Gout的输出电位信号，提高GIP电路的稳定性，同时达到窄边框设计，提高显示面板的屏占比。
[0006] 为实现上述目的，本实施例提供了一种单级多输出GIP驱动电路，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17；还包括电容C1、C2；
[0007] 所述T1的栅极连接栅极线G2(n-1)，所述T1的漏极连接FW，所述T1的源极连接Q1点；
[0008] 所述T2的栅极连接Q1点，所述T2的漏极连接P点，所述T2的源极连接VGL；
[0009] 所述T3的栅极连接P点，所述T3的漏极连接Q1点，所述T3的源极连接VGL；
[0010] 所述T4的栅极连接Q1点，所述T4的漏极连接CK1，所述T4的源极连接栅极线G2n-1；
[0011] 所述T5的栅极连接CK3，所述T5的漏极连接栅极线G2n-1，所述T5的源极连接VGL；
[0012] 所述T6的栅极连接P点，所述T6的漏极连接栅极线G2n-1，所述T6的源极连接VGL；
[0013] 所述T7的栅极连接栅极线G2(n+1)，所述T7的漏极连接BW，所述T7的源极连接Q1点；
[0014] 所述T8的栅极连接CLR，所述T8的漏极连接P点，所述T8的源极连接VGL；
[0015] 所述T9的栅极连接CLR，所述T9的漏极连接Q1点，所述T9的源极连接VGL；
[0016] 所述T10的栅极连接CLR，所述T10的漏极连接栅极线G2n-1，所述T10的源极连接VGL；
[0017] 所述T11的栅极连接CK1，所述T11的漏极连接CK1，所述T11的源极连接P点；
[0018] 所述T12的栅极连接CK3，所述T12的漏极连接P点，所述T12的源极连接VGL；
[0019] 所述T13的栅极连接CLR，所述T13的漏极连接栅极线G2n，所述T13的源极连接VGL；
[0020] 所述T14的栅极连接Q2点，所述T14的漏极连接CK2，所述T14的源极连接G2n；
[0021] 所述T15的栅极连接CK4，所述T15的漏极连接G2n，所述T15的源极连接VGL；
[0022] 所述T16的栅极连接P点，所述T16的漏极连接G2n，所述T16的源极连接VGL；
[0023] 所述T17的栅极连接VGH，所述T17的漏极连接Q2点，所述T17的源极连接Q1点；
[0024] 所述C1的一极板连接Q1点，所述C1的另一极板连接G2n-1；
[0025] 所述C2的一极板连接Q2点，所述C2的另一极板连接G2n。
[0026] 进一步地，所述GIP驱动电路阵列设置于显示面板上，且位于所述显示面板的一侧。
[0027] 进一步地，所述显示面板上还设置有CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线,且所述CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线设置于所述GIP驱动电路一侧；所述CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线分别与所述GIP驱动电路内的CK1、CK2、CK3、CK4、FW、BW、VGH、VGL和CLR连接。
[0028] 进一步地，所述显示面板为OLED显示面板或者LCD显示面板。
[0029] 进一步地，还包括驱动IC,G2n-1、G2n、G2(n-1)和G2(n+1)与所述驱动IC连接。
[0030] 进一步地，T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17均为薄膜晶体管。
[0031] 本实施例还提供一种单级多输出GIP驱动电路的驱动方法，应用于上述任意一项实施例所述的栅极电路，包括如下步骤：
[0032] 在预充阶段，G2(n-1)和FW写入高电位信号，CK1、CK2、CK3、CK4、G2n-1和G2n写入低电位信号；
[0033] 在输出阶段，CK1写入电位信号，G2n-1输出与CK1电位高低相同的电位信号；CK2写入电位信号，G2n输出与CK2电位高低相同的电位信号；CK3写入电位信号，G2n+1输出与CK3电位高低相同的电位信号；
[0034] 在下拉阶段，G2(n+1)、CK4和CK3写入高电位信号，BW写入低电位信号，VGL下拉G2n-1输出低电位信号；VGL下拉G2n输出低电位信号；
[0035] 在下拉稳压阶段，G2(n-1)、G2(n+1)写入低电位信号，当CK1写入高电位信号时，P点为高电位；当CK3和CK4写入高电位信号时，Q1和Q2为低电位。
[0036] 区别于现有技术，上述技术方案通过提出了一种新型17T2C单级双输出GIP电路，实现一级GIP电路驱动两行像素，在保证每行像素充电率一致的情况下，能有效下拉和维持Q点和Gout输出电位，提高GIP电路的稳定性，同时达到窄边框设计，提高了显示面板的屏占比。
附图说明
[0037] 图1为所述一种单级多输出GIP驱动电路图；
[0038] 图2为所述一种单级多输出GIP驱动电路模块图；
[0039] 图3为17T2C电路级传和时序图；
[0040] 图4为17T2C模拟仿真结果；
[0041] 图5为17T2C模拟仿真结果；
[0042] 图6为17T2C模拟仿真结果；
具体实施方式
[0043] 为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
[0044] 请参阅图1至6，为实现上述目的，本申请提供了一种单级多输出GIP驱动电路，包括晶体管：T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17；还包括电容C1、C2；所述T1的栅极连接栅极线G2(n-1)(栅极线)，所述T1的漏极连接FW，所述T1的源极连接Q1点；所述T2的栅极连接Q1点，所述T2的漏极连接P点，所述T2的源极连接VGL；所述T3的栅极连接P点，所述T3的漏极连接Q1点，所述T3的源极连接VGL；所述T4的栅极连接Q1点，所述T4的漏极连接CK1，所述T4的源极连接栅极线G2n-1；所述T5的栅极连接CK3，所述T5的漏极连接栅极线G2n-1，所述T5的源极连接VGL；所述T6的栅极连接P点，所述T6的漏极连接栅极线G2n-1，所述T6的源极连接VGL；所述T7的栅极连接栅极线G2(n+1)，所述T7的漏极连接BW，所述T7的源极连接Q1点；所述T8的栅极连接CLR，所述T8的漏极连接P点，所述T8的源极连接VGL；所述T9的栅极连接CLR，所述T9的漏极连接Q1点，所述T9的源极连接VGL；所述T10的栅极连接CLR，所述T10的漏极连接栅极线G2n-1，所述T10的源极连接VGL；所述T11的栅极连接CK1(即时钟信号)，所述T11的漏极连接CK1，所述T11的源极连接P点；所述T12的栅极连接CK3，所述T12的漏极连接P点，所述T12的源极连接VGL；所述T13的栅极连接CLR，所述T13的漏极连接栅极线G2n，所述T13的源极连接VGL；所述T14的栅极连接Q2点，所述T14的漏极连接CK2，所述T14的源极连接G2n；所述T15的栅极连接CK4，所述T15的漏极连接G2n，所述T15的源极连接VGL；所述T16的栅极连接P点，所述T16的漏极连接G2n，所述T16的源极连接VGL；所述T17的栅极连接VGH，所述T17的漏极连接Q2点，所述T17的源极连接Q1点；所述C1的一极板连接Q1点，所述C1的另一极板连接G2n-1；所述C2的一极板连接Q2点，所述C2的另一极板连接G2n。在
17T2C双输出GIP电路中，由17个TFT作为开关和2个电容耦合作用构成，由T4和T14分别输出G2n-1、G2n扫描信号(栅极线)，从而实现单级双输出GIP驱动电路设计。区别于现有技术，上述技术方案通过提出了一种新型17T2C单级双输出GIP电路，实现一级GIP电路驱动两行像素，在保证每行像素充电率一致的情况下，能有效下拉和维持Q点和Gout输出电位，提高GIP电路的稳定性，同时达到窄边框设计，提高了显示面板的屏占比。
[0045] 在本实施例中，所述GIP驱动电路位于显示面板上，且位于所述显示面板的一侧。需要说明的是，所述显示面板上还设置有CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线,且所述CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线分别与所述GIP驱动电路内的CK1、CK2、CK3、CK4、FW、BW、VGH、VGL和CLR连接。所述CK1线、CK2线、CK3线、CK4线、FW线、BW线、VGH线、VGL线和CLR线相互平行。所述显示面板为OLED显示面板或者LCD显示面板。还包括驱动IC,所述栅极电路连接驱动IC。T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17均为薄膜晶体管。当然，栅极电路不仅仅是设置在显示面板的显示区的中部，该栅极电路依然可以用于显示面板的左侧与显示面板的右侧处，以提高自身的适用性。T1、T2、T3、T4……T17还可以为MOS管(即金属-氧化物-半导体场效应管MOSFET)、结场效应管等。
[0046] 请参阅图2，在本申请中，在预充阶段，G2(n-1)和FW写入高电位信号，CK1、CK2、CK3、CK4、G2n-1和G2n写入低电位信号；在输出阶段，CK1写入电位信号，G2n-1输出与CK1电位高低相同的电位信号；CK2写入电位信号，G2n输出与CK2电位高低相同的电位信号；CK3写入电位信号，G2n+1输出与CK3电位高低相同的电位信号；在下拉阶段，G2(n+1)、CK4和CK3写入高电位信号，BW写入低电位信号，VGL下拉G2n-1输出低电位信号；VGL下拉G2n输出低电位信号；在下拉稳压阶段，G2(n-1)、G2(n+1)写入低电位信号，当CK1写入高电位信号时，P点为高电位；当CK3和CK4写入高电位信号时，Q1和Q2为低电位。需要说明的是，GIP电路工作可分为预充、输出、关闭和稳压三部分。第一部分(1st)，由T1、T7和T17组成预充模块，控制Q1和Q2点电位。FW和BW控制正反扫，正扫时，FW为高电位，BW为低电位，反扫反之。第二部分(2nd)，由T4、T14、C1和C2组成输出模块，控制G2n-1和G2n输出信号。第三部分(3rd)主要是关闭和稳压，由T2、T3、T11和T12控制Q和P点的上下拉模块，由T5和T6控制G2n-1第一输出下拉模块，由T15和T16控制G2n第二输出下拉模块，T8、T9、T10和T13由CLR信号在V-blanking区(一帧内空白时间)下拉Q点和P点，以及G2n-1和G2n输出模块。
[0047] 请参阅图3，本申请17T2C GIP电路的级传及工作波形时序图：以G2n-1、G2n工作波形可分为4个阶段，t1为预充阶段，t2为输出阶段，t3和t4为下拉和下拉维持阶段，以正扫为例，进行分步讲解。GIP电路中，将TFT器件作开关，Gate(栅极)高电位时，Source极(源极)与Drain极(漏极)导通，TFT为打开状态，Gate低电位时，TFT关闭。FW、BW、VGH和VGL为直流讯号，STV、RST和CLR为AC讯号，一帧时间内只打开一次。
[0048] 在t1阶段：此时STV/G2(n-1)、VGH信号为高电位，T1/T17打开，FW高电位输入，Q1/Q2点高电位；T2打开，VGL拉低P点，P点低电位；T4/T14打开，CK1/CK2低电位输入，G2n-1、G2n低电位；所以在t1阶段，T1/T17打开，FW高电位，给电容C1/C2充电，Q1/Q2点得到预充，为高电位。
[0049] 在t2阶段：STV/G2(n-1)、RST/G2(n+1)信号为低电位，T1T7关闭，Q1点维持高电位，T4打开，CK1高电位输入，G2n-1电位由低变高，C1耦合，Q1点电位变为2倍压，稳定G2n-1输出高电位；当CK1由高电位变为低电位时，G2n-1输出低电位；同理Q2点维持高电位，T14打开，CK2低电位输入，G2n低电位；CK2由低电位变为高电位时，C2耦合，Q2点电位变为2倍压，稳定G2n输出高电位；Q1点高电位，T2打开，VGL拉低P点，P点低电位。所以在t2输出阶段，T1/T7关闭，Q1/Q2点维持t1阶段的高电位，由CK1/CK2的高低电位变化控制G2n-1、G2n输出信号。
[0050] 在t3阶段：RST/G2(n+1)信号为高电位，T7打开，BW低电位输入至Q1点，VGH信号打开T17，Q1/Q2点为低电位，T4/T14关闭；期间，CK3高电位，T12开，P点低电位，T6/T16关闭，T5打开，VGL下拉G2n-1输出低电位；CK4高电位，T15打开，VGL下拉G2n输出低电位。所以t3阶段，T7打开，下拉Q1/Q2点电位，VGL下拉VGL下拉G2n-1、G2n输出。
[0051] 在t4阶段：STV/G2(n-1)、RST/G2(n+1)信号为低电位，T1T7关闭，Q1/Q2点维持t3阶段的低电位，T2/T4/T14关闭，当CK1高电位时，T11二极管导通，P点高电位，T3/T6/T16打开；VGL通过T3下拉P点，VGL通过T6/T16下拉G2n-1、G2n输出；当CK3/CK4高电位时，T5/T15打开，VGL下拉G2n-1、G2n输出。所以t4阶段，维持Q1/Q2点低电位，由CK信号控制交替打开T5/T6、T15/T16，从而使VGL下拉G2n-1、G2n输出。
[0052] 请参阅图4至图6，在本申请的17T2C GIP电路的仿真模拟结果图：在该仿真模拟结果图中，可以看到每一级的GIP的输出信号逐级打开正常，P点、Q1点和Q2点电位正常，同一GIP电路输出的两个Gout信号(栅极输出信号)的像素充电率也相同(本申请以6.55”IGZO HD产品为例进行仿真，相邻输出信号的像素的充电率都为95％)。并且P是由TFT二极管接法单向导通进行充电，有效的维持了P点的高电位，防止CK通过T4/T14的关态电容对Q点耦合作用的影响。
[0053] 需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明专利的保护范围之内。
