半导体存储器装置和控制半导体存储器装置的修复的方法

摘要

提供了一种半导体存储器装置和控制半导体存储器装置的修复的方法。所述半导体存储器装置包括存储器单元阵列、纠错码(ECC)引擎、连接在存储器单元阵列与ECC引擎之间的输入/输出(I/O)门控电路、错误信息寄存器和控制逻辑电路。存储器单元阵列包括多个存储器单元行。控制逻辑电路基于命令和地址来控制ECC引擎、I/O门控电路和错误信息寄存器。I/O门控电路向ECC引擎提供通过对多个存储器单元行的刷新操作而从存储器单元阵列读取的码字。ECC引擎基于码字的奇偶校验位对码字的主数据执行ECC解码，并且响应于由于执行ECC解码而针对对应的地址检测到可纠正错误，向控制逻辑电路提供错误产生信号。

权利要求

1.一种半导体存储器装置，所述半导体存储器装置包括：

存储器单元阵列，包括多个存储器单元行，所述多个存储器单元行中的每个存储器单元行包括多个易失性存储器单元；

纠错码引擎；

输入/输出门控电路，连接在存储器单元阵列与纠错码引擎之间；

错误信息寄存器；以及

控制逻辑电路，被配置为基于从外部存储器控制器接收的命令和地址来控制纠错码引擎、输入/输出门控电路和错误信息寄存器，其中，输入/输出门控电路被配置为向纠错码引擎提供通过对所述多个存储器单元行的刷新操作而从存储器单元阵列读取的码字，其中，纠错码引擎被配置为基于码字的奇偶校验位对码字的主数据执行纠错码解码，并且被配置为响应于由于执行纠错码解码而针对对应的地址检测到可纠正错误，向控制逻辑电路提供错误产生信号，并且其中，控制逻辑电路被配置为通过基于错误产生信号累积具有可纠正错误的位置信息，来将错误信息存储在错误信息寄存器中。

2.根据权利要求1所述的半导体存储器装置，其中，控制逻辑电路被配置为：将所述多个存储器单元行中的发生可纠正错误的候选缺陷存储器单元行的候选缺陷行地址作为错误信息存储在错误信息寄存器中，以及响应于来自外部存储器控制器的寄存器读取命令，控制错误信息寄存器提供累积在错误信息寄存器中的错误信息作为累积错误信息。

3.根据权利要求2所述的半导体存储器装置，其中，控制逻辑电路被配置为：当通过累积错误信息而使错误信息寄存器的存储空间满时，向外部存储器控制器提供通知信号。

4.根据权利要求2所述的半导体存储器装置，所述半导体存储器装置还包括：熔丝电路，被配置为存储候选缺陷行地址的与候选缺陷行地址的目标缺陷行地址对应的替换行地址，其中，每个目标缺陷行地址包括数量大于参考数量的可纠正错误，并且其中，熔丝电路被配置为：当来自外部存储器控制器的访问地址与目标缺陷行地址中的一个匹配时，通过输出与目标缺陷行地址中的一个对应的替换行地址来执行封装后修复操作。

5.根据权利要求1所述的半导体存储器装置，其中，控制逻辑电路被配置为：在错误信息寄存器中存储所述多个存储器单元行中的发生可纠正错误的候选缺陷存储器单元行的候选缺陷行地址、以及与每个候选缺陷行地址对应的可纠正错误的数量。

6.如权利要求5所述的半导体存储器装置，其中，控制逻辑电路被配置为：基于累积在错误信息寄存器中的错误信息对候选缺陷行地址中的至少一个候选缺陷行地址执行运行时修复操作。

7.根据权利要求6所述的半导体存储器装置，其中，控制逻辑电路被配置为：通过对候选缺陷存储器单元行中的至少一个候选缺陷存储器单元行执行封装后修复操作来执行运行时修复操作，所述至少一个候选缺陷存储器单元行包含大于参考数量的数量的可纠正错误。

8.根据权利要求5所述的半导体存储器装置，其中，控制逻辑电路被配置为：存储候选缺陷列地址，其中，针对每个候选缺陷行地址发生可纠正错误，且当包括候选缺陷列地址的候选缺陷行地址的数量大于参考数量时，对候选缺陷列地址执行封装后修复操作。

9.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：至少一个缓冲器裸片；以及

多个存储器裸片，堆叠在至少一个缓冲器裸片上并且通过多条基底通孔线传送数据，其中，每个存储器裸片包括存储器单元阵列，并且其中，所述至少一个缓冲器裸片包括纠错码引擎和错误信息寄存器。

10.一种存储器系统，所述存储器系统包括：

半导体存储器装置；以及

存储器控制器，被配置为控制半导体存储器装置，其中，半导体存储器装置包括：存储器单元阵列，包括多个存储器单元行，所述多个存储器单元行中的每个存储器单元行包括多个易失性存储器单元；

第一纠错码引擎；

输入/输出门控电路，连接在存储器单元阵列与第一纠错码引擎之间；

错误信息寄存器；以及

控制逻辑电路，被配置为基于从存储器控制器接收的命令和地址来控制第一纠错码引擎、输入/输出门控电路和错误信息寄存器，其中，输入/输出门控电路被配置为向第一纠错码引擎提供通过对所述多个存储器单元行的刷新操作而从存储器单元阵列读取的码字，其中，第一纠错码引擎被配置为基于码字的奇偶校验位对码字的主数据执行纠错码解码，并且被配置为响应于由于执行纠错码解码而针对对应的地址检测到可纠正错误，向控制逻辑电路提供错误产生信号，并且其中，控制逻辑电路被配置为通过基于错误产生信号累积具有可纠正错误的位置信息，来将错误信息存储在错误信息寄存器中。

11.根据权利要求10所述的存储器系统，其中，控制逻辑电路被配置为：将所述多个存储器单元行中的发生可纠正错误的候选缺陷存储器单元行的候选缺陷行地址作为错误信息存储在错误信息寄存器中，以及响应于来自存储器控制器的寄存器读取命令，控制错误信息寄存器提供累积在错误信息寄存器中的错误信息作为累积错误信息。

12.根据权利要求11所述的存储器系统，其中：

存储器控制器被配置为：

从错误信息寄存器接收累积错误信息，

基于每个候选缺陷行地址的可纠正错误的数量与第一参考数量的比较来确定每个候选缺陷行地址的第一错误属性，以及基于确定的第一错误属性将第一模式寄存器设置命令施加到半导体存储器装置，并且控制逻辑电路被配置为基于第一模式寄存器设置命令对候选缺陷存储器单元行中的至少一个候选缺陷存储器单元行执行封装后修复操作，所述至少一个候选缺陷存储器单元行包括大于第一参考数量的数量的可纠正错误。

13.根据权利要求12所述的存储器系统，其中，控制逻辑电路被配置为：存储候选缺陷列地址，其中，针对每个候选缺陷行地址发生可纠正错误，并且其中，存储器控制器被配置为进一步基于包括候选缺陷列地址中的第一候选缺陷列地址的候选缺陷行地址的数量与第二参考数量的比较来确定第二错误属性。

14.根据权利要求13所述的存储器系统，其中，控制逻辑电路被配置为：当包括第一候选缺陷列地址的候选缺陷行地址的数量大于第二参考数量时，对第一候选缺陷列地址执行封装后修复操作。

15.根据权利要求11所述的存储器系统，其中：

存储器控制器被配置为：

从错误信息寄存器接收累积错误信息，

基于候选缺陷行地址的可纠正错误的数量与第一参考数量的比较来确定每个候选缺陷行地址的第一错误属性，以及基于确定的第一错误属性将第二模式寄存器设置命令施加到半导体存储器装置，并且控制逻辑电路被配置为响应于第二模式寄存器设置命令而禁用第一纠错码引擎中的纠错码解码器。

16.根据权利要求15所述的存储器系统，其中，控制逻辑电路被配置为控制输入/输出门控电路，使得在禁用纠错码解码器的同时，将存储在由牺牲地址指定的相邻存储器单元行中的主数据和奇偶校验位提供给存储器控制器，牺牲地址相邻于与候选缺陷行地址中的一些候选缺陷行地址相关联的存储器单元行。

17.根据权利要求16所述的存储器系统，其中，存储器控制器包括第二纠错码引擎，其中，第二纠错码引擎被配置为通过基于来自每个相邻存储器单元行的奇偶校验位对来自每个相邻存储器单元行的主数据执行纠错码解码，来计算每个牺牲地址的可纠正错误的数量，并且被配置为基于计算的可纠正错误的数量与第二参考数量的比较来确定每个牺牲地址的第二错误属性，并且其中，存储器控制器被配置为控制半导体存储器装置对牺牲地址中的目标牺牲地址执行封装后修复操作，并且每个目标牺牲地址包括等于或大于第二参考数量的计算出的数量的可纠正错误。

18.根据权利要求11所述的存储器系统，其中，控制逻辑电路被配置为：基于来自存储器控制器的第三模式寄存器设置命令而对候选缺陷存储器单元行中的至少一个候选缺陷存储器单元行执行封装后修复操作，所述至少一个候选缺陷存储器单元行包括大于参考数量的数量的可纠正错误。

19.一种控制半导体存储器装置的修复的方法，所述半导体存储器装置包括纠错码引擎、错误信息寄存器和包括多个存储器单元行的存储器单元阵列，每个存储器单元行包括多个易失性存储器单元，所述方法包括：向纠错码引擎提供通过对所述多个存储器单元行的刷新操作而从存储器单元阵列读取的包括主数据和奇偶校验位的码字；

通过纠错码引擎，基于奇偶校验位对主数据执行纠错码解码以针对对应的地址检测可纠正错误；

通过累积具有可纠正错误的位置信息，将错误信息存储在错误信息寄存器中；以及基于存储在错误信息寄存器中的错误信息，针对半导体存储器装置执行运行时修复操作以修复可纠正错误。

20.根据权利要求19所述的方法，其中，执行运行时修复操作的步骤包括：对所述多个存储单元行的候选缺陷行地址中的目标缺陷行地址执行封装后修复操作，其中，可纠正错误在每个候选缺陷行地址中发生，并且其中，每个目标缺陷行地址包括大于参考数量的数量的可纠正错误。

说明书

半导体存储器装置和控制半导体存储器装置的修复的方法

[0001] 本申请要求于2019年8月29日在韩国知识产权局提交的第10-2019-0106655号韩国专利申请的优先权的权益，该韩国专利申请的公开通过引用全部包含于此。

技术领域

[0002] 本公开涉及存储器，更具体地，涉及半导体存储器装置、包括该半导体存储器装置的存储器系统以及控制该半导体存储器装置的修复的方法。

背景技术

[0003] 半导体存储器装置可以被分类成非易失性存储器装置(诸如，闪速存储器装置)和易失性存储器装置(诸如，DRAM)。DRAM的高速操作和成本效率使得DRAM被用于系统存储器成为可能。由于DRAM的制造设计规则的持续缩小，DRAM中的存储器单元的错误位的量可能快速增大且DRAM的良率会降低。

[0004] 诸如基于闪速存储器的固态驱动器(SSD)的存储装置可以被广泛地用作计算装置的大容量存储介质。SSD可以将数据存储在非易失性存储器装置(诸如，闪速存储器装置)中，并且使用易失性存储器装置(诸如，DRAM装置)作为缓冲存储器来管理用于控制闪速存储器装置的各种信息。当在DRAM装置的制造工艺期间发现故障时，可以通过各种修复方案来修复故障单元或有缺陷的单元。然而，当在DRAM装置被安装在SSD中并且产品被供应给用户之后(即，在用户级使用SSD之后)造成故障时，除了DRAM装置之外的SSD可能不正确地操作。

发明内容

[0005] 根据示例性实施例，一种半导体存储器装置包括：存储器单元阵列；纠错码(ECC)引擎；输入/输出(I/O)门控电路，连接在存储器单元阵列与ECC引擎之间；错误信息寄存器；以及控制逻辑电路。存储器单元阵列包括多个存储器单元行，所述多个存储器单元行中的每个存储器单元行包括多个易失性存储器单元。控制逻辑电路基于从外部存储器控制器接收的命令和地址来控制ECC引擎、I/O门控电路和错误信息寄存器。I/O门控电路向ECC引擎提供通过对所述多个存储器单元行的刷新操作而从存储器单元阵列读取的码字。ECC引擎基于码字的奇偶校验位对码字的主数据执行ECC解码，并且响应于由于执行ECC解码而针对对应的地址检测到可纠正错误而向控制逻辑电路提供错误产生信号。控制逻辑电路通过基于错误产生信号累积具有可纠正错误的位置信息，来将错误信息存储在错误信息寄存器中。

[0006] 根据示例性实施例，一种存储器系统包括半导体存储器装置和用于控制半导体存储器装置的存储器控制器。半导体存储器装置包括：存储器单元阵列；第一纠错码(ECC)引擎；输入/输出(I/O)门控电路，连接在存储器单元阵列与第一ECC引擎之间；错误信息寄存器；以及控制逻辑电路。存储器单元阵列包括多个存储器单元行，所述多个存储器单元行中的每个存储器单元行包括多个易失性存储器单元。控制逻辑电路基于从存储器控制器接收的命令和地址来控制第一ECC引擎、I/O门控电路和错误信息寄存器。I/O门控电路向第一ECC引擎提供通过对所述多个存储器单元行的刷新操作而从存储器单元阵列读取的码字。第一ECC引擎基于码字的奇偶校验位对码字的主数据执行ECC解码，并且被配置为响应于由于执行ECC解码而针对对应的地址检测到可纠正错误而向控制逻辑电路提供错误产生信号。控制逻辑电路通过基于错误产生信号累积具有可纠正错误的位置信息，来将错误信息存储在错误信息寄存器中。

[0007] 根据示例性实施例，提供了一种控制半导体存储器装置的修复的方法，所述半导体存储器装置包括纠错码(ECC)引擎、错误信息寄存器和包括多个存储器单元行的存储器单元阵列，每个存储器单元行包括多个易失性存储器单元。在所述方法中，向ECC引擎提供通过对所述多个存储器单元行的刷新操作而从存储器单元阵列读取的包括主数据和奇偶校验位的码字；通过ECC引擎，基于奇偶校验位对主数据执行ECC解码以针对对应的地址检测可纠正错误；通过累积具有可纠正错误的位置信息，将错误信息存储在错误信息寄存器中；以及基于存储在错误信息寄存器中的错误信息，针对半导体存储器装置执行运行时修复操作以修复可纠正错误。

[0008] 因此，半导体存储器装置在刷新操作期间累积与在半导体存储器装置的运行时发生的错误相关联的错误信息，并且在不对存储器单元阵列的数据进行读取操作的情况下，基于累积错误信息高效地管理在运行时发生的错误。因此，半导体存储器装置和包括半导体存储器装置的系统可以由于高效的错误管理而增强性能和寿命。

附图说明

[0009] 以下将参照附图实更详细地描述例性实施例。

[0010] 图1示出根据示例性实施例的存储器系统的框图。

[0011] 图2是用于描述根据数据位和奇偶校验位的片上ECC级别的图。

[0012] 图3是示出根据示例性实施例的图1中的半导体存储器装置的框图。

[0013] 图4示出了图3的半导体存储器装置中的第一存储体阵列的示例。

[0014] 图5示出了在写入操作中的图3的半导体存储器装置的一部分。

[0015] 图6示出了在读取操作或刷新操作中的图3的半导体存储器装置。

[0016] 图7示出了根据示例性实施例的图3的半导体存储器装置中的错误信息寄存器。

[0017] 图8是示出根据示例性实施例的图3的半导体存储器装置中的ECC引擎的框图。

[0018] 图9示出了根据示例性实施例的图8的ECC引擎中的ECC解码器。

[0019] 图10示出根据示例性实施例的半导体存储器装置的巡检扫描模式下的刷新操作的图。

[0020] 图11是示出根据示例性实施例的图1的存储器控制器中的累积错误表的图。

[0021] 图12是示出根据示例性实施例的控制半导体存储器装置的修复的方法的流程图。

[0022] 图13是示出执行封装后修复操作的半导体存储器装置的框图。

[0023] 图14是示出根据示例性实施例的包括在半导体存储器装置中的存储器单元阵列的布局的图。

[0024] 图15和图16是示出根据示例性实施例的控制半导体存储器装置的修复的方法的错误属性的确定的图。

[0025] 图17是示出根据示例性实施例图的控制半导体存储器装置的修复的方法的累积错误表的图。

[0026] 图18示出了根据示例性实施例的根据控制半导体存储器装置的修复的方法的列修复。

[0027] 图19是示出根据示例性实施例的控制半导体存储器装置的修复的方法的流程图。

[0028] 图20是示出根据示例性实施例的存储器系统的框图。

[0029] 图21是示出根据示例性实施例的控制图20的半导体存储器装置的修复的方法的流程图。

[0030] 图22是示出根据示例实施例的执行封装后修复操作的半导体存储器装置的框图。

[0031] 图23是示出根据示例性实施例的半导体存储器装置的框图。

[0032] 图24是示出根据示例性实施例的包括堆叠式存储器装置的半导体封装件的图。

[0033] 图25示出了根据示例性实施例的固态盘或固态驱动器(SSD)的框图。

具体实施方式

[0034] 在下文中将参照示出了示例性实施例的附图更充分地描述各种示例性实施例。

[0035] 图1是示出根据示例性实施例的存储器系统的框图。

[0036] 参照图1，存储器系统20可以包括存储器控制器100和半导体存储器装置200。在一些实施例中，存储器系统20可以是如图25中所示的固态驱动器1000。

[0037] 存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制在外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可以响应于来自主机的请求而将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。此外，存储器控制器100可以向半导体存储器装置200发出用于控制半导体存储器装置200的操作命令。

[0038] 在一些示例性实施例中，半导体存储器装置200是包括动态存储器单元(诸如，动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、DDR5 SDRAM、低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM)的存储器装置。

[0039] 存储器控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR发送到半导体存储器装置200并且与半导体存储器装置200交换主数据MD。半导体存储器装置200将累积错误信息AEI发送到存储器控制器100。

[0040] 存储器控制器100可以基于累积错误信息AEI确定关于半导体存储器装置200中的缺陷单元的错误管理策略。

[0041] 半导体存储器装置200包括存储主数据MD和奇偶校验位的储器单元阵列(MCA)300、纠错码(ECC)引擎或错误检查纠正引擎400、控制逻辑电路210以及错误信息寄存器(EIR)480。

[0042] ECC引擎400可以对写入数据执行ECC编码，以产生奇偶校验位并且将写入数据和奇偶校验位存储在存储器单元阵列300的目标存储器单元行(目标页)中，并且可以在控制逻辑电路210的控制下对从目标页读取的码字CW执行ECC解码。码字CW可以包括主数据和奇偶校验位。此外，ECC引擎400可以基于通过对存储器单元阵列300中的存储器单元行的周期性或非周期性的刷新操作而从存储器单元阵列300提供的奇偶校验位对主数据执行ECC解码，并且可以在巡检扫描模式(patrol scanning mode)(例如，监控操作或巡检读取操作)下响应于检测到可纠正错误而向控制逻辑电路210提供错误产生信号。为了在巡检扫描模式下周期性地或非周期性地执行刷新操作，存储器控制器可以将命令施加到半导体存储器装置。如果半导体存储器装置由于执行ECC解码而检测到具有可纠正错误的缺陷存储器单元行或列，则可以在封装后修复(post package repair，PPR)操作期间纠正可纠正错误。控制逻辑电路210可以通过基于错误产生信号累积可纠正错误的位置信息来将错误信息存储在错误信息寄存器480中。位置信息可以包括与具有可纠正错误的存储器单元行或列相关联的存储体地址、行地址和/或列地址。

[0043] 存储器控制器100可以包括修复管理器(RPMNG)130和累积错误表(AET)120。RPMNG 130可以读取错误信息寄存器480中的内容作为累积错误信息AEI，并且可以将累积错误信息AEI存储在AET 120中。修复管理器130可以基于存储在累积错误表120中的累积错误信息AEI来确定(分析)其中发生可纠正错误的候选缺陷存储器行中的每个的错误属性，并且可以基于确定的错误属性来确定关于候选缺陷存储器行的错误管理策略。

[0044] 图2是示出根据数据位和奇偶校验位的片上ECC级别(on-die ECC level)的图。

[0045] 在图2中，SEC表示单纠错，DED表示双错误检测，DEC表示双纠错。图2示出了奇偶校验位和奇偶校验位的对应的大小开销(奇偶校验O/H)。

[0046] 如图2中所示，随着奇偶校验位的数量相对于相同数量的数据位增大，例如，随着奇偶校验位的数量与数据位的数量的比增大，错误检测和纠正的能力增大。随着数据位的数量相对于相同的错误检测和纠正能力增大，奇偶校验位的对应数量增大，但是奇偶校验位的数量与数据位的数量的比减小。

[0047] 如此，错误检测能力和/或纠错能力可以随着奇偶校验位的数量与数据位的对应数量的比增大而增大。结果，片上ECC级别可以随着奇偶校验位的数量与数据位的对应数量的比增大而升高。然而，由于实际存储器容量随着奇偶校验位的数量增大而减小，因此纠错能力是有限的。

[0048] 根据示例性实施例，可以用相对低的纠错能力通过基于累积错误信息和错误属性执行运行时修复操作(runtime repair operation)来防止半导体存储器装置200的故障。这里，半导体存储器装置的故障表示在易失性存储器装置中已经发生了通过ECC功能不可纠正的错误。运行时修复操作表示在包括半导体存储器装置(易失性存储器装置)的装置或系统正在操作时用修复地址替换其中已经发生错误的地址的操作，用于防止可纠正错误被改变为不可纠正错误。因此，半导体存储器装置或包括半导体存储器装置的存储器系统可以通过有效地管理在运行时期间发生的错误来提高性能和寿命。

[0049] 图3是示出根据示例性实施例的图1中的半导体存储器装置的框图。

[0050] 参照图3，半导体存储器装置200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、I/O门控电路290、ECC引擎
400、错误信息寄存器480和数据I/O缓冲器295。

[0051] 存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。

[0052] 第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储器单元MC。

[0053] 地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收到的行地址ROW_ADDR提供给行地址复用器240，并且将接收到的列地址COL_ADDR提供给列地址锁存器250。

[0054] 存储体控制逻辑230响应于存储体地址BANK_ADDR产生存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址BANK_ADDR对应的存储体行解码器响应于存储体控制信号而被激活，并且第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址BANK_ADDR对应的存储体列解码器响应于存储体控制信号而被激活。

[0055] 行地址复用器240从地址寄存器220接收行地址ROW_ADDR，并且从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA被施加到第一存储体行解码器260a至第八存储体行解码器260h。

[0056] 刷新计数器245可以在控制逻辑电路210的控制下顺序地增大或减少刷新行地址REF_ADDR。

[0057] 通过存储体控制逻辑230，第一存储体行解码器260a至第八存储体行解码器260h中被激活的存储体行解码器对从行地址复用器240输出的行地址RA进行解码，并且激活与行地址RA对应的字线。例如，激活的存储体行解码器将字线驱动电压施加到与行地址RA对应的字线。

[0058] 列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并且临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250产生从接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250将临时存储或产生的列地址COL_ADDR'施加到第一存储体列解码器270a至第八存储体列解码器270h。

[0059] 第一存储体列解码器270a至第八存储体列解码器270h中被激活的存储体列解码器通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR'对应的感测放大器。

[0060] I/O门控电路290包括用于对输入数据/输出数据进行门控的电路，并且还包括输入数据屏蔽逻辑、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。作为示例，I/O门控电路290可以具有分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体I/O门控电路至第八存储体I/O门控电路。

[0061] 从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字CW被结合到要从其读取数据的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW可以在由ECC引擎400对码字CW执行ECC解码之后经由数据I/O缓冲器295提供给存储器控制器100。

[0062] 要写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的主数据MD可以从存储器控制器100提供给数据I/O缓冲器295，可以从数据I/O缓冲器295提供给ECC引擎400，ECC引擎400可以对主数据MD执行ECC编码以产生奇偶校验位，ECC引擎400可以将主数据MD和奇偶校验位提供给I/O门控电路290，并且I/O门控电路290可以通过写入驱动器将主数据MD和奇偶校验位写入一个存储体阵列中的目标页的子页中。

[0063] 数据I/O缓冲器295可以基于时钟信号CLK在半导体存储器装置200的写入操作中将主数据MD从存储器控制器100提供给ECC引擎400，并且可以在半导体存储器装置200的读取操作中将主数据MD从ECC引擎400提供给存储器控制器100。

[0064] ECC引擎400对从目标页的子页读取的码字CW执行ECC解码，并且当至少一个错误位在半导体存储器装置200的正常读取操作中在码字CW中的主数据MD中被检测到时，ECC引擎400可以纠正至少一个错误位。

[0065] ECC引擎400可以通过对存储器单元阵列300中的存储器单元行的周期性或非周期性刷新操作来对从存储器单元阵列300提供的感测数据和奇偶校验位执行ECC解码，并且可以在巡检扫描模式下响应于检测到可纠正错误而向控制逻辑电路210提供错误产生信号EGS。控制逻辑电路210可以将包括可纠正错误的码字CW的行地址和/或列地址作为错误信息EINF存储在错误信息寄存器480中。控制逻辑电路210可以通过基于错误产生信号EGS累积与可纠正错误对应的位置信息(例如，地址)，来将错误信息EINF存储在错误信息寄存器480中。

[0066] 控制逻辑电路210可以响应于来自存储器控制器100的寄存器读取命令，控制错误信息寄存器480将累积在错误信息寄存器480中的错误信息EINF作为累积错误信息AEI提供给存储器控制器100。存储器控制器100可以响应于寄存器读取命令，通过从错误信息寄存器480读取累积错误信息AEI而执行寄存器读取操作。此外，当错误信息寄存器480的存储空间通过累积错误信息EINF而满时，控制逻辑电路210可以向存储器控制器100提供通知信号NTS。存储器控制器100可以响应于通知信号NTS而将寄存器读取命令施加到半导体存储器装置200。

[0067] 控制逻辑电路210可以控制半导体存储器装置200的操作。例如，控制逻辑电路210可以产生用于半导体存储器装置200的控制信号，以执行写入操作或读取操作。控制逻辑电路210包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。

[0068] 例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来产生与命令CMD对应的控制信号。控制逻辑电路210可以产生用于控制I/O门控电路290的第一控制信号CTL1、用于控制ECC引擎400的第二控制信号CTL2以及用于控制错误信息寄存器480的第三控制信号CTL3。

[0069] 错误信息寄存器480可以响应于第三控制信号CTL3经由专用引脚和数据I/O引脚中的一个向存储器控制器100提供累积的错误信息EINF作为累积错误信息AEI。

[0070] 图4示出了图3的半导体存储器装置中的第一存储体阵列310的示例。

[0071] 参照图4，第一存储体阵列310包括多条字线WL1至WLm(m是等于或大于2的自然数)、多条位线BTL1至BTLn(n是等于或大于2的自然数)以及设置在字线WL1至WLm与位线BTL1至BTLn之间的交叉点处的多个存储器单元MC。存储器单元MC中的每个包括结合到字线WL1至WLm中的每条和位线BTL1至BTLn中的每条的单元晶体管以及结合到单元晶体管的单元电容器。

[0072] 图5示出在写入操作中的图3的半导体存储器装置的一部分。

[0073] 在图5中，示出了控制逻辑电路210、第一存储体阵列310、I/O门控电路290和ECC引擎400。

[0074] 参照图5，第一存储体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。

[0075] 正常单元阵列NCA包括多个第一存储器块MB0至MB15(即，311至313)，冗余单元阵列RCA包括至少第二存储器块314。第一存储器块311至313是确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复以修复在第一存储器块311至313中产生的“故障”单元，所以第二存储器块314也被称为EDB块。在第一存储器块311至313中的每个中，多个第一存储单元布置成行和列。在第二存储器块314中，多个第二存储单元布置成行和列。连接到字线WL和位线BTL的交叉点的多个第一存储单元可以是动态存储器单元。连接到字线WL和位线RBTL的交叉点的多个第二存储器单元可以是动态存储器单元。

[0076] I/O门控电路290包括分别连接到第一存储器块311至313和第二存储器块314的多个开关电路(例如，复用器MUX)291a至291d。在半导体存储器装置200中，可以同时访问与突发长度(BL)的数据对应的位线，以支持表示可访问的列位置的最大数量的BL。例如，BL可以被设置为8。

[0077] ECC引擎400可以通过第一数据线GIO[0:127]和第二数据线EDBIO[0:7]连接到开关电路291a至291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以解码命令CMD以产生用于控制开关电路291a至291d的第一控制信号CTL1和用于控制ECC引擎400的第二控制信号CTL2。

[0078] 当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎400，ECC引擎400对主数据MD执行ECC编码以产生与主数据MD相关联的奇偶校验位，并且向I/O门控电路290提供包括主数据MD和奇偶校验位的码字CW。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW可以通过第一数据线GIO[0:127]和第二数据线EDBIO[0:7]中的对应数据线存储在第一存储体阵列310中的目标页的子页中。

[0079] 图6示出了在读取操作或刷新操作中的图3的半导体存储装置。

[0080] 在图6中，示出了控制逻辑电路210、第一存储体阵列310、I/O门控电路290、ECC引擎400和错误信息寄存器480。

[0081] 参照图6，当命令CMD是用于指定刷新操作(周期性或非周期性)的刷新命令或者用于指定读取操作的读取命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310中的目标页的子页中的码字CW通过第一数据线GIO[0:
127]和第二数据线EDBIO[0:7]中的对应数据线提供给ECC引擎400。

[0082] 在巡检扫描模式下执行刷新操作期间，ECC引擎400对码字CW执行ECC解码，并且每当在码字CW中检测到可纠正错误时，向控制逻辑电路210提供错误产生信号EGS。控制逻辑电路210中的计数器214对错误产生信号EGS进行计数，并且控制逻辑电路210将错误信息EINF记录在错误信息寄存器480中。错误信息EINF可以包括基于对错误发生信号EGS计数的选择的存储器单元行的错误发生的数量。

[0083] 在读取操作中，ECC引擎400对存储器单元行中的子页中的每个的码字CW执行ECC解码，如果ECC引擎400检测到码字CW中的可纠正错误位，则ECC引擎400可以纠正可纠正错误并且可以输出纠正的主数据C_MD。控制逻辑电路210可以将第二控制信号CTL2提供给ECC引擎400，并且ECC引擎400可以执行ECC解码。

[0084] 错误信息EINF可以包括地址信息ADDINF、可纠正错误发生的数量ECNT和包括错误位的子页的数量FCWCNT。

[0085] 图7示出了根据示例性实施例的图3的半导体存储器装置中的错误信息寄存器。

[0086] 参照图7，索引(例如，条目)Idx1、Idx2、…、Idxu(u是大于2的自然数)中的每个可以包括关于存储器单元阵列300的一些页中的每个的页错误信息。每个条目可以与页之一对应。错误信息寄存器480包括多个列481、482和483。

[0087] 第一列481存储一些页(候选缺陷存储器单元行)中的每个的地址信息ADDINF。在一个示例性实施例中，地址信息ADDINF包括存储体组地址('BGA')、存储体地址('BA')和行地址('RA')中的至少一个。虽然图3示出了单个组的存储体阵列(例如，310至380)，但是可以存在额外组的存储体阵列。存储体组地址可以标识这些组中的一个。例如，如果存在包括存储体阵列310至380的第一组存储体阵列以及第二组存储体阵列，并且错误发生在第一组存储体阵列中，则BGA将标识第一组。存储体地址可以标识所标识的组的存储体阵列中的一个。行地址可以标识一个存储体的页。

[0088] 第二列482存储候选缺陷存储器单元行中的每个的可纠正错误发生的数量ECNT。例如，图7的错误信息寄存器480示出了具有地址A的页的可纠正错误发生的数量ECNT为2并且具有地址B的页的可纠正错误发生的数量ECNT为4。

[0089] 第三列483存储所述一些页中的每个的包含错误位的子页的数量FCWCNT。例如，如果由地址B指定的第二页具有4个错误位(ECNT＝4)，第二页具有64个子页，但64个子页中仅3个子页具有错误位(例如，子页1和12中的每个具有1个错误位并且子页43具有2个错误位)，则第二页的条目将具有为3的FCWCNT。

[0090] 图8是示出根据示例性实施例的图3的半导体存储器装置中的ECC引擎的框图。

[0091] 参照图8，ECC引擎400包括选择电路405和407、ECC编码器410和ECC解码器430。

[0092] ECC编码器410可以产生与要存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验位PRT。

[0093] 选择电路405响应于第一选择信号SS1将从第一存储体阵列310读取的读取数据RMD提供到数据I/O缓冲器295和ECC解码器430中的一个。选择电路407可以响应于第一选择信号SS1将从第一存储体阵列310读取的奇偶校验位PRT提供给数据I/O缓冲器295和ECC解码器430中的一个。

[0094] ECC解码器430可以在半导体存储器装置200的读取操作中基于奇偶校验位PRT对读取数据RMD执行ECC解码。当作为ECC解码的结果，读取数据RMD包括至少一个错误位时，ECC解码器430纠正读取数据RMD中的错误位以输出纠正的主数据C_MD。

[0095] 在示例实施例中，ECC解码器430可以在巡检扫描模式下对存储器单元行执行刷新操作期间基于奇偶校验位PRT对读取数据RMD执行ECC解码。当作为ECC解码的结果，读取数据RMD包括可纠正错误时，ECC解码器430将错误产生信号EGS提供给控制逻辑电路210。在示例实施例中，在巡检扫描模式下对存储器单元行执行刷新操作期间，ECC解码器430可以不纠正读取数据RMD中的错误位，并且可以不输出纠正的主数据C_MD。

[0096] 第一选择信号SS1可以包括在第二控制信号CTL2中。

[0097] 在读取操作中，响应于第一选择信号SS1，当选择电路405将读取数据RMD提供给数据I/O缓冲器295并且选择电路407将奇偶校验位PRT提供给数据I/O缓冲器295时，数据I/O缓冲器295可以将读取数据RMD和奇偶校验位PRT发送到存储器控制器100。在这种情况下，存储器控制器100可以包括ECC引擎并且存储器控制器的ECC引擎执行诸如ECC编码和ECC解码的ECC操作。

[0098] 图9示出了根据示例性实施例的图8的ECC引擎中的ECC解码器。

[0099] 参照图9，ECC解码器430可以包括校正子产生电路440、错误定位器460和数据纠正器470。校正子产生电路440可以包括校验位产生器441和校正子产生器443。

[0100] 校验位产生器441通过执行XOR阵列运算基于读取数据RMD产生校验位CHB，校正子443通过比较奇偶校验位PRT和校验位CHB的相应位来产生校正子SDR。

[0101] 错误定位器460产生表示读取数据RMD中的错误位的位置的错误位置信号EPS，以在校正子SDR的所有位都不为‘零’时将错误位置信号EPS提供给数据纠正器470。此外，当读取数据RMD包括错误位时，错误定位器460向控制逻辑电路210提供错误产生信号EGS。

[0102] 数据纠正器470接收读取数据RMD，当读取数据RMD包括错误位时基于错误位置信号EPS纠正读取数据RMD中的错误位并且输出纠正的主数据C_MD。

[0103] 图10示出了根据示例性实施例的半导体存储器装置的巡检扫描模式下的刷新操作的图。

[0104] 参照图10，可以重复地执行多个周期性刷新操作REFO1、REFO2和REFO3。例如，可以从半导体存储器装置200的整个行地址的开始行地址STADD到结束行地址EDADD执行每个刷新操作。在一些示例中，可以非周期性地执行刷新操作。

[0105] 图11是示出根据示例性实施例的图1的存储器控制器中的累积错误表的图。

[0106] 可以针对多个存储体阵列中的每个产生并管理累积错误表。作为示例，图11示出了与三个存储体阵列对应的三个累积错误表AET1、AET2和AET3，以及存储在一个累积错误表AET1中的累积错误信息的示例。

[0107] 半导体存储器装置200的全部行地址之中的具有可纠正错误的候选缺陷行地址(PFRADD)RAa至RAf以及分别与候选缺陷行地址RAa至RAf对应的可纠正错误的数量(EN)2、1、5、4、0和2可以被存储在累积错误表AET1中作为累积错误信息AEI。例如，图11示出了候选缺陷行地址RAa的可纠正错误的数量是2，候选缺陷行地址RAd的可纠正错误的数量是4等。
ATT表示上述错误属性。N/A表示错误属性未被确定并施加到对应的候选缺陷行地址。例如，当对应的候选缺陷行地址的可纠正错误的数量等于或小于参考数量2时，ATT可被表示为N/A。例如，可以不需要对指定为N/A的候选缺陷行地址执行封装后操作(PPR)。图11示出了一个错误属性ATT1被施加到候选缺陷行地址RAc和RAd的示例。例如，可以执行封装后操作(PPR)以修复候选缺陷行地址RAc和RAd的错误。

[0108] 候选缺陷行地址(PFRADD)和可纠正错误的数量(EN)可以与图7中的地址信息ADDINF和可纠正错误发生的数量ECNT对应。

[0109] 图12是示出根据示例性实施例的控制半导体存储器装置的修复的方法的流程图。

[0110] 参照图12，每当执行一次寄存器读取操作时，可以更新累积错误信息AEI(S110)。

[0111] 针对包括在累积错误信息AEI中的候选缺陷行地址中的每个，确定可纠正错误的数量EN是否大于第一参考数量RN1(S120)。当候选缺陷行地址中的至少一个的可纠正错误的数量EN大于第一参考数量RN1时(S120：是)，对与大于第一参考数量RN1的可纠正错误的数量EN对应的所有候选缺陷行地址执行封装后修复(PPR)操作(S130)。当所有候选缺陷行地址中的每个的可纠正错误的数量EN不大于第一参考数量RN1时(S120：否)，执行对存储器单元行的刷新操作以更新累积错误信息AEI，并且基于更新的累积错误信息AEI再次确定是否需要封装后修复操作。在一些实施例中，第一参考数量RN1可以存储在包括在存储器控制器或半导体存储器装置中的寄存器中。

[0112] 可以重复巡检扫描模式下的刷新操作的这样的序列，直到半导体存储器装置200断电(S140：否)。当半导体存储器装置200断电时，可以将累积错误信息AEI和错误属性ATT存储在非易失性存储器装置中(S150)。当半导体存储器装置200再次通电时，累积错误信息AEI和错误属性ATT可以从非易失性存储器装置加载到累积错误表AET 120，使得即使半导体存储器装置200断电，也可以连续地执行根据示例实施例的控制半导体存储器装置200的修复的方法。

[0113] 图13是示出根据示例实施例的执行封装后修复操作的半导体存储器装置的框图。为了便于说明和描述，仅示出了用于描述封装后修复操作的组件。

[0114] 参照图13，半导体存储器装置500a可以包括存储器单元阵列510、行解码器520、列解码器530、控制逻辑电路540和熔丝电路(fuse circuit)550。

[0115] 存储器单元阵列510可以包括多个DRAM单元。DRAM单元可以分别连接到字线NWL和RWL以及位线BTL。DRAM单元的一部分可以是正常单元，DRAM单元的另一部分可以是用于替换正常单元中的故障单元的冗余单元511。字线NWL可以是连接到正常单元的正常字线，字线RWL可以是连接到冗余单元511的冗余字线。

[0116] 行解码器520可以通过字线NWL和RWL连接到存储器单元阵列510。行解码器520可以基于地址ADDR(即，地址ADDR中的行地址)来选择字线中的一条，并且控制选择的字线的电压。

[0117] 列解码器530可以通过位线BTL连接到存储器单元阵列510。列解码器530可以基于地址ADDR(即，地址ADDR中的列地址)选择位线的一部分，并且控制或检测选择的位线的电压以输出主数据MD。

[0118] 控制逻辑电路540可以控制半导体存储器装置500a的整体操作。熔丝设置操作可以在控制逻辑电路540的控制下执行。控制逻辑电路540可以被配置为通过运行时修复操作来设置熔丝电路550的熔丝设置。通过熔丝电路550的熔丝设置，可以用冗余单元511替换正常单元。例如，熔丝电路550可以从存储器控制器接收地址ADDR。当地址ADDR中的行地址与被确定为缺陷字线的正常字线NWL对应时，熔丝电路550可以输出修复地址RPADDR，使得行解码器520可以选择冗余字线RWL而不是正常字线NWL。

[0119] 例如，熔丝电路550可以确定熔丝设置，使得与缺陷地址对应的行地址(也称为目标缺陷行地址，每个目标缺陷行地址包括数量大于参考数量的可纠正错误)可以被转换为修复地址(也称为替换行地址)。行解码器520可以基于来自熔丝电路550的修复地址来选择冗余字线RWL。熔丝电路550可以将与故障地址不对应的行地址传送到行解码器520而无需转换。如此，半导体存储器装置500a可以通过熔丝电路550的电熔丝设置来执行关于故障地址的封装后修复操作。例如，当来自外部存储器控制器的访问地址与目标缺陷行地址中的一个匹配时，通过输出与目标缺陷行地址中的一个对应的替换行地址来执行封装后修复操作。

[0120] 图14是示出包括在根据示例性实施例的半导体存储器装置中的存储器单元阵列的布局的图。

[0121] 图14示出了存储器单元阵列区域MCA、列解码器CDEC和行解码器RDEC，并且为了便于说明，省略了半导体存储器装置的其他组件。存储器单元阵列区域MCA包括双字线结构、连接区域(conjunction region)CJ、子字线驱动器区域SWD、感测放大器区域SA和子存储器单元阵列区域SMCA，双字线结构包括主字线NWE和多条子字线SWL。

[0122] 在一些示例性实施例中，字选择信号线PX、主字线NWE、子字线SWL、列选择信号线CSL、局部输入输出数据线LIO和全局输入输出数据线GIO可以形成在存储器单元阵列区域MCA的上部中。为了便于说明，在图14中省略了电源线。

[0123] 在存储器单元阵列区域MCA中，连接区域CJ、子字线驱动器区域SWD、感测放大器区域SA和子存储器单元阵列区域SMCA沿行方向X和列方向Y重复布置。存储器单元MC形成在子存储器单元阵列区域SMCA中并连接到子字线SWL和位线BL。响应于通过字选择信号线PX、主字线NWE和列选择信号线CSL传送的信号，可以将数据写入存储器单元MC或从存储器单元MC读取数据。

[0124] 列解码器CDEC在列选择信号线CSL上产生信号，以根据供应的列地址COL_ADDR选择阵列的一个或更多个列用于读取或写入。行解码器XDEC对行地址ROW_ADDR进行解码，以产生用于选择主字线NWE之一的信号和用于选择字线选择线PX之一的信号。

[0125] 主字线NWE在子字线驱动器区域SWD和子存储器单元阵列区域SMCA上沿行方向X延伸，并且字选择信号线PX和局部输入输出数据线LIO在连接区域CJ和感测放大器区域SA上沿行方向X延伸。列选择信号线CSL和全局输入输出数据线GIO在感测放大器区域SA和子存储器单元阵列区域SMCA上沿列方向Y延伸。

[0126] 图15和图16是示出根据示例性实施例的控制半导体存储器装置的修复的方法的错误属性的确定的图。

[0127] 图15示出了多条子字线SWL1至SWL4通过子字线驱动器SWD连接到一条主字线NWE的示例。通过地址解码产生信号PXID1至PXID4以及PXIB1至PXIB4。

[0128] 连接到同一主字线NWE的子字线SWL1至SWL4具有结构相关性。例如，当在主字线NWE和/或用于驱动主字线NWE的驱动器中发生故障时，会增加具有错误的子字线的数量或子字线SWL1至SWL4中的错误的总和。在这种情况下，如图16中所示，子字线SWL3的错误数量为零，但是子字线SWL3也可能会快速发展为故障。为了防止这样的故障的可能性，错误属性可以被施加到包括与连接到同一主字线NWE的所有子字线SWL1至SWL4对应的行地址RA1至RA4的地址组，并且地址组RA1至RA4可以被存储在累积错误表中作为候选缺陷行地址。

[0129] 在一些示例性实施例中，当地址组的可纠正错误的数量之和比大于第二参考数量的风险错误的数量大时，可以针对包括在地址组中的所有行地址RA1至RA4执行封装后修复操作。例如，可以针对即使没有错误的行地址RA3执行封装后修复操作。在一些实施例中，第二参考数量可以存储在包括在存储器控制器或半导体存储器装置中的寄存器中。

[0130] 在图16中，AETb表示在确定错误属性ATT1之前的累积错误表，并且AETa表示在确定错误属性ATT1之后的累积错误表。

[0131] 在一些示例性实施例中，当包括在地址组中的候选缺陷行地址的数量大于第三参考数量时，可以针对包括与半导体存储器装置的主字线对应的多条子字线的行地址的地址组，确定主地址错误属性。在图15和图16的示例中，候选缺陷行地址的数量与三对应，并且第三参考数量被假定为二。在一些实施例中，第三参考数量可以存储在包括在存储器控制器或半导体存储器装置中的寄存器中。

[0132] 图17是示出根据示例性实施例的控制半导体存储器装置的修复的方法的累积错误表的图。

[0133] 在一些示例性实施例中，针对候选缺陷行地址中的每个，具有可纠正错误的候选缺陷列地址可以进一步存储在累积错误表AET中作为累积错误信息AEI。

[0134] 与图11的累积错误表AET1相比，图17的累积错误表AET还可以针对候选缺陷行地址RAa至ARf中的每个包括候选缺陷列地址(PFCADD)CAa至CAk。

[0135] 在这种情况下，当各自包括候选缺陷列地址CAb的候选缺陷行地址的数量大于第四参考数量时，可以针对候选缺陷列地址CAb进一步确定列错误属性ATT2。

[0136] 在图17的示例中，包括同一候选缺陷列地址CAb的候选缺陷行地址RAa、RAc、RAd和RAf的数量是四。如果第四参考数量被设置为三，则列错误属性ATT2可以被施加到候选缺陷列地址CAb。可以针对施加列错误属性ATT2的候选缺陷列地址CAb执行封装后修复操作。

[0137] 图18示出了根据示例性实施例的根据控制半导体存储器装置的修复的方法的列修复。

[0138] 参照图18，示出了基于图17的累积错误表AET针对结合到位线BTLb的候选缺陷列使用冗余位线RBTLb替换位线BTLb的封装后修复操作。为了便于说明和描述，图18中示出了位线BTLa到BTLk以及字线WLa至WLf。

[0139] 图19是示出根据示例性实施例的控制半导体存储器装置的修复的方法的流程图。

[0140] 参照图1至图19，提供了一种控制半导体存储器装置200的修复的方法。半导体存储器装置200包括存储器单元阵列300和ECC引擎400。存储器单元阵列300可以包括多个存储器单元行并且多个存储器单元行中的每个可以包括多个易失性存储器单元。

[0141] 在控制半导体存储器装置200的修复的方法中，I/O门控电路290向ECC引擎400提供通过对存储器单元行的刷新操作感测的感测数据和奇偶校验位(S310)。当通过基于奇偶校验位对感测数据执行的ECC解码操作检测到可纠正错误时，控制逻辑电路210控制ECC引擎400通过累积可纠正错误的位置信息将错误信息存储在错误信息寄存器480中(S320)。

[0142] 存储器控制器100基于读取存储在错误信息寄存器480中的错误信息和第五参考数量来对存储器单元行中的至少一个或一个存储器单元行的至少一部分执行运行时修复操作(S330、S340)。

[0143] 为了执行运行时修复操作，存储器控制器100读取存储在错误信息寄存器480中的错误信息作为累积错误信息AEI，并且基于可纠正错误的数量与第五参考数量的比较来分析候选缺陷存储器单元行(每个候选缺陷存储器单元行包括可纠正错误)的错误属性(S330)。

[0144] 存储器控制器100基于分析对候选缺陷存储器单元行中的至少一个目标缺陷存储器单元行执行封装后修复操作(S340)。候选缺陷存储器单元行中的所述至少一个目标缺陷存储器单元行可以包括大于第五参考数量的可纠正错误。

[0145] 图19的控制修复的方法由半导体存储器装置200响应于来自存储器控制器100的第一模式寄存器设置命令来执行。在一些实施例中，封装后修复操作可以在存储器系统的空闲时段期间执行。

[0146] 图20是示出根据示例性实施例的存储器系统的框图。

[0147] 参照图20，存储器系统20a可以包括存储器控制器100a和半导体存储器装置200。

[0148] 图20的存储器系统20a与图1的存储器系统20的不同之处在于：存储器控制器100a还包括ECC引擎(第二ECC引擎)140，并且半导体存储器装置200还向存储器控制器100a提供奇偶校验位PRT。

[0149] 参照图20，修复管理器130可以基于包括可纠正错误的数量和第五参考数量的累积错误信息AEI来确定每个候选缺陷存储器行的第一错误属性。修复管理器130可以基于确定的第一错误属性将第二模式寄存器设置命令和牺牲地址(victim address)施加到半导体存储器装置200。控制逻辑电路210响应于第二模式寄存器设置命令而禁用ECC引擎400中的ECC解码器430。控制逻辑电路210可以控制I/O门控电路，使得在禁用ECC解码器430的同时，将存储在由牺牲地址指定的相邻存储器单元行中的数据和奇偶校验位提供给存储器控制器100a。由牺牲地址指定的相邻存储器单元行相邻于与候选缺陷行地址中的一些相关联的存储器单元行被布置。

[0150] 第二ECC引擎140可以通过基于来自相邻存储器单元行中的每个的奇偶校验位对来自相邻存储器单元行中的每个的数据执行ECC解码来计算每个牺牲地址的可纠正错误的数量，并且可以基于计算出的可纠正错误的数量与第五参考数量的比较来确定每个牺牲地址的第二错误属性。修复管理器130可以控制半导体存储器装置200对牺牲地址的目标牺牲地址执行封装后修复操作，并且每个目标牺牲地址包括等于或大于第五参考数量的计算出的数量的可纠正错误。

[0151] 图21是示出根据示例性实施例的控制图20的半导体存储器装置的修复的方法的流程图。

[0152] 参照图20和图21，将通过刷新操作感测的感测数据和奇偶校验位提供给ECC引擎400(S410)。当通过基于奇偶校验位对感测数据执行的ECC解码操作检测到可纠正错误时，控制逻辑电路控制ECC引擎400通过累积可纠正错误的位置信息来将错误信息存储在错误信息寄存器480中(S420)。

[0153] 存储器控制器100读取存储在错误信息寄存器480中的错误信息作为累积错误信息AEI，并且基于可纠正错误的数量与参考数量的比较来分析包括可纠正错误的候选缺陷存储器单元行中的每个的第一错误属性(S430)。

[0154] 存储器控制器100基于第一错误属性读取存储在由牺牲地址指定的相邻存储器单元行中的数据和奇偶校验位，牺牲地址相邻于与候选缺陷行地址中的一些相关联的存储器单元行(S440)。

[0155] 存储器控制器100a中的第二ECC引擎140对从相邻存储器单元行读取的数据和奇偶校验位执行ECC解码，以确定相邻存储器单元行的第二错误属性(S450)。存储器控制器100a可以基于第二错误属性对相邻存储器单元行中的至少一些选择性地执行封装后修复操作(S460)。

[0156] 图22是示出根据示例实施例的执行封装后修复操作的半导体存储器装置的框图。为了便于说明和描述，仅示出了用于描述封装后修复操作的组件。

[0157] 图22的半导体存储器装置500b与图13的半导体存储器装置500a的不同之处在于：半导体存储器装置500b响应于第三模式寄存器设置命令而操作，并且错误信息寄存器480b向熔丝电路550提供缺陷地址FLADDR。

[0158] 错误信息寄存器480b将缺陷行地址FLADDR提供给熔丝电路550作为修复地址RPADDR，而不是将累积错误信息提供给存储器控制器100，并且熔丝电路550被控制逻辑电路540设置为将缺陷地址FLADDR转换为修复地址RPADDR并将修复地址RPADDR输出到行解码器520或列解码器530。

[0159] 图23是示出根据示例性实施例的半导体存储器装置的框图。

[0160] 参照图23，半导体存储器装置600可以包括缓冲器裸片(buffer die)610和第一组裸片620。

[0161] 缓冲器裸片610可以包括至少一个缓冲器裸片或逻辑裸片611。第一组裸片620可以包括多个存储器裸片620-1至620-p，所述多个存储器裸片620-1至620-p堆叠在缓冲器裸片610上并且通过多条基底通孔线(例如，硅通孔(TSV)线)传送数据。

[0162] 存储器裸片620-1到620-p中的每个可以包括单元核622和产生刷新地址的刷新计数器(REF CNT)623，单元核622包括结合到多条字线和多条位线的多个存储器单元。

[0163] 缓冲器裸片610可以包括ECC引擎612和存储错误信息的错误信息寄存器613，ECC引擎612在传输错误从通过TSV线接收的传输数据被检测到时使用传输奇偶校验位来纠正传输错误并且产生经纠错的数据。ECC引擎612可以采用图8的ECC引擎400，并且错误信息寄存器613可以采用图7的错误信息寄存器480。

[0164] 半导体存储器装置600可以是堆叠芯片型存储装置或通过TSV线传送数据和控制信号的堆叠存储装置。TSV线也可以被称为“贯穿电极”。

[0165] 在传输数据处发生的传输错误可能是由于在TSV线处发生的噪声导致。因为由于在TSV线处发生的噪声而导致的数据故障可以与由于存储器裸片的错误操作而导致的数据故障是可区分的，所以在TSV线处发生的噪声而导致的数据故障可以被认为是软数据故障(或软错误)。软数据故障可以是由于传输路径上的传输故障而产生的，并且可以通过ECC操作来检测和纠正。

[0166] 形成在一个存储器裸片620-p处的数据TSV线组632可以包括多条TSV线L1至Lp，并且奇偶校验TSV线组634可以包括多条TSV线L10至Lq。

[0167] 数据TSV线组632中的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接到对应地形成在存储器裸片620-1至620-p之中的微凸块MCB。

[0168] 存储器裸片620-1到620-p中的每个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。

[0169] 半导体存储器装置600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片610可以通过数据总线B10与存储器控制器100连接。

[0170] 图24是示出根据示例性实施例的包括堆叠式存储器装置的半导体封装件的图。

[0171] 参照图24，半导体封装件900可以包括一个或更多个堆叠式存储器装置910和存储器控制器(CONT)920。

[0172] 堆叠式存储器装置910和存储器控制器920可以安装在中介层(interposer)930上，并且其上安装有堆叠式存储器装置910和存储器控制器920的中介层930可以安装在封装基底940上。存储器控制器920可以采用图1中的存储器控制器100。

[0173] 堆叠式存储器装置910中的每个可以以各种形式实现，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910中的每个可以包括缓冲器裸片和多个存储器裸片。缓冲器裸片可以包括ECC引擎和错误信息寄存器，并且每个存储器裸片可以包括存储器单元阵列。

[0174] 多个堆叠式存储器装置910可以安装在中介层930上，并且存储器控制器920可以与多个堆叠式存储器装置910通信。

[0175] 图25示出了根据示例性实施例的固态盘或固态驱动器(SSD)的框图。

[0176] 参照图25，SSD 1000包括多个非易失性存储器装置1100和SSD控制器1200。

[0177] 非易失性存储器装置1100可以可选择地被供应有外部高电压VPP。每个非易失性存储器装置1100可以作为SSD 1000的存储介质操作。

[0178] SSD控制器1200通过多个通道CH1、CH2和CH3至CHi连接到非易失性存储器装置1100，其中，i是大于3的整数。SSD控制器1200包括一个或更多个处理器1210，DRAM(易失性存储器装置)1220、ECC块1230、主机接口1250和非易失性存储器(NVM)接口1260。

[0179] DRAM 1220作为缓冲存储器操作并且存储用于驱动SSD控制器1200的数据。DRAM 1220可以缓冲要在编程操作中使用的数据。DRAM 1220可以采用图3的半导体存储器装置
200，并且可以包括ECC引擎和错误信息寄存器。DRAM 1220在刷新操作期间执行ECC解码并且在错误信息寄存器中累积错误信息。

[0180] ECC块1230在写入操作计算将被编程的数据的纠错码值，并且在读取操作使用纠错码值纠正读取数据的错误。在数据恢复操作中，ECC块1230纠正从非易失性存储器装置1100恢复的数据的错误。

[0181] 本发明构思的方面可以应用于使用采用易失性存储器单元和ECC引擎的半导体存储器装置的系统。

[0182] 前述是示例性实施例的说明，并且将不被理解为其限制。尽管已经描述了一些示例性实施例，但是本领域技术人员将容易理解的是，在实质上不脱离如在权利要求中阐述的本发明构思的精神和范围的情况下，在示例性实施例中许多修改是可行的。