半导体结构及其形成方法

摘要

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成多个分立的侧墙，包括掩膜侧墙和伪掩膜侧墙；在基底上形成覆盖侧墙侧壁和顶部的保护层；形成保护层后，在基底上形成掩膜层，掩膜层具有开口，开口露出伪掩膜侧墙顶部的保护层；去除开口露出的伪掩膜侧墙顶部的保护层；以掩膜层和保护层为掩膜，去除伪掩膜侧墙；去除掩膜层和保护层；以掩膜侧墙为掩膜，图形化基底。本发明实施例中保护层能够在去除伪掩膜侧墙的步骤中，对掩膜侧墙起到保护作用，从而有利于防止掩膜侧墙受损，且通过保护层，还有利于减小去除伪掩膜侧墙的工艺受到掩膜侧墙的限制，从而增大去除伪掩膜侧墙的工艺窗口。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：提供基底；

在所述基底上形成多个分立的侧墙，包括掩膜侧墙和伪掩膜侧墙；

在所述基底上形成覆盖所述侧墙侧壁和顶部的保护层；

形成所述保护层后，在所述基底上形成掩膜层，所述掩膜层具有开口，所述开口露出所述伪掩膜侧墙顶部的保护层；

去除所述开口露出的伪掩膜侧墙顶部的保护层；

以所述掩膜层和所述保护层为掩膜，去除所述伪掩膜侧墙；

去除所述掩膜层和所述保护层；

以所述掩膜侧墙为掩膜，图形化所述基底。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为5埃米至30埃米。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅、氮氧化硅、碳氧化硅或硅。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪掩膜侧墙的步骤中，所述伪掩膜侧墙和所述保护层的刻蚀选择比大于50:1。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性刻蚀工艺去除所述伪掩膜侧墙。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用远程等离子体刻蚀工艺去除所述伪掩膜侧墙。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述远程等离子体刻蚀工艺的参数包括：主刻蚀气体包括NF3和CF4中的一种或两种，辅助刻蚀气体包括O2、Ar、N2、H2、Cl2和HBr中的一种或多种，刻蚀气体的总气体流量为500SCCM至1500SCCM，射频功率为100瓦至750瓦，工艺压强为3毫托至100毫托。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙之前，所述形成方法还包括：在所述基底上形成硬掩膜材料层；

图形化所述基底的步骤包括：以所述掩膜侧墙为掩膜，刻蚀所述硬掩膜材料层，形成硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述基底；

形成所述保护层的步骤中，所述保护层的材料与所述硬掩膜材料层的材料相同。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，在以所述掩膜侧墙为掩膜刻蚀所述硬掩膜材料层的步骤中，去除所述保护层。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述保护层，所述湿法刻蚀工艺的刻蚀溶液为氢氟酸溶液。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺去除所述保护层，所述等离子体刻蚀工艺的刻蚀气体包括C4F6。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述开口露出的伪掩膜侧墙顶部的所述保护层。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括CF4。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺包括氧化工艺或原子层沉积工艺。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述基底后，剩余所述基底用于作为衬底，形成鳍部。

16.一种半导体结构，其特征在于，包括：

基底；

分立于所述基底上的多个侧墙，包括掩膜侧墙和伪掩膜侧墙；

保护层，覆盖所述侧墙侧壁和顶部；

掩膜层，位于所述基底上，所述掩膜层具有开口，所述开口露出所述伪掩膜侧墙顶部的保护层。

17.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：硬掩膜材料层，位于所述伪掩膜侧墙与所述基底之间、以及掩膜侧墙与所述基底之间、还位于伪掩膜侧墙或掩膜侧墙露出的基底上；

所述保护层的材料与所述硬掩膜材料层的材料相同。

18.如权利要求16所述的半导体结构，其特征在于，所述保护层的材料包括氧化硅、氮氧化硅、碳氧化硅或硅。

19.如权利要求16所述的半导体结构，其特征在于，所述保护层的厚度为5埃米至30埃米。

说明书

半导体结构及其形成方法

技术领域

[0001] 本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

[0002] 在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

[0003] 因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

[0004] 在半导体领域中，根据工艺要求，通常还需要形成具有不同间距的鳍部，目前一种做法是通过鳍切(Fin cut)工艺来形成具有不同间距的鳍部。其中，鳍切工艺一般包括鳍先切(Cut first)工艺和鳍后切(Cut last)工艺。

发明内容

[0005] 本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高图形化所述基底的工艺效果。

[0006] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成多个分立的侧墙，包括掩膜侧墙和伪掩膜侧墙；在所述基底上形成覆盖所述侧墙侧壁和顶部的保护层；形成所述保护层后，在所述基底上形成掩膜层，所述掩膜层具有开口，所述开口露出所述伪掩膜侧墙顶部的保护层；去除所述开口露出的伪掩膜侧墙顶部的保护层；以所述掩膜层和所述保护层为掩膜，去除所述伪掩膜侧墙；去除所述掩膜层和所述保护层；以所述掩膜侧墙为掩膜，图形化所述基底。

[0007] 相应的，本发明实施例还提供一种半导体结构，包括：基底；分立于所述基底上的多个侧墙，包括掩膜侧墙和伪掩膜侧墙；保护层，覆盖所述侧墙侧壁和顶部；掩膜层，位于所述基底上，所述掩膜层具有开口，所述开口露出所述伪掩膜侧墙顶部的保护层。

[0008] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0009] 本发明实施例在所述基底上形成覆盖所述侧墙侧壁和顶部的保护层，在后续去除所述伪掩膜侧墙的步骤中，所述保护层能够对所述掩膜侧墙起到保护作用，有利于防止去除伪掩膜侧墙的工艺对所述掩膜侧墙造成损伤，从而防止所述掩膜侧墙的图形受到影响，进而有利于提高后续以所述掩膜侧墙为掩膜图形化所述基底的工艺效果，使目标图形满足工艺要求。

[0010] 此外，本发明实施例通过所述保护层，有利于防止去除伪掩膜侧墙的工艺对所述掩膜侧墙造成损伤，从而有利于减小去除所述伪掩膜侧墙的工艺受到所述掩膜侧墙的限制，相应有利于降低去除所述伪掩膜侧墙的工艺难度、增大工艺窗口，且本发明实施例易于通过调整刻蚀工艺、或刻蚀工艺参数等方式将伪掩膜侧墙完全去除，从而降低了出现伪掩膜侧墙残留问题的概率，进而有利于使后续目标图形满足工艺要求。

附图说明

[0011] 图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

[0012] 图6至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

[0013] 目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

[0014] 参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

[0015] 参考图1，提供基底1；在所述基底1上形成多个分立的侧墙，所述侧墙包括掩膜侧墙2和伪掩膜侧墙3。

[0016] 参考图2，在所述基底1上形成掩膜层4，所述掩膜层4具有开口5，所述开口5露出所述伪掩膜侧墙3的顶部。

[0017] 参考图3，以所述掩膜层4为掩膜，去除所述伪掩膜侧墙3。

[0018] 参考图4，去除所述掩膜层4。

[0019] 参考图5，去除所述掩膜层4后，以所述掩膜侧墙2为掩膜，图形化所述基底1。

[0020] 所述形成方法中，去除伪掩膜侧墙3的工艺难度较大、工艺窗口较小。具体地，当形成所述开口5的光刻工艺存在套刻偏移(overlay shift)时，容易出现难以将所述伪掩膜侧墙3完全去除的问题，进而容易产生伪掩膜侧墙3的残留(如图3中虚线框所示)，在后续图形化所述基底1时，残留的伪掩膜侧墙3容易在基底1中形成不需要的目标图形7(如图5中虚线框所示)。

[0021] 尤其是，在半导体领域中，形成所述侧墙的步骤通常包括：在所述基底1上形成核心层、以及在所述核心层的侧壁上所述侧墙，其中，形成核心层通常包括对核心材料层进行刻蚀的步骤，该刻蚀工艺为各向异性刻蚀工艺，该刻蚀工艺对越靠近基底1的核心材料层越难刻蚀，或者说，越远离所述基底1表面的核心材料层被刻蚀的量较多，因此，形成核心层后，所述核心层的剖面通常为锥形，也就是说，所述核心层的侧壁是倾斜的。在所述核心层的侧壁上形成侧墙时，所述侧墙通常也是倾斜的，相应地，在形成所述开口5时，在与基底1平行的投影面上，所述开口5难以将所述伪掩膜侧墙3完全露出，因此，在去除所述伪掩膜侧墙3时，容易导致所述伪掩膜侧墙3产生残留。

[0022] 为了防止产生伪掩膜侧墙3残留，目前的做法通常是在去除所述伪掩膜侧墙时，对所述伪掩膜侧墙进行过刻蚀(Over etch)处理，或者，在形成所述开口时，增大所述开口的开口尺寸，使所述开口在与基底平行的投影面上能够将伪掩膜侧墙完全露出。

[0023] 但是，以上两种做法对与伪掩膜侧墙相邻的掩膜侧墙造成误刻蚀的风险都较高，进而容易对所述掩膜侧墙的图形产生影响，容易降低后续以掩膜侧墙为掩膜图形化所述基底的工艺效果，所形成目标图形难以满足工艺要求。

[0024] 为了解决所述技术问题，本发明实施例在所述基底上形成覆盖所述侧墙侧壁和顶部的保护层，在后续去除所述伪掩膜侧墙的步骤中，所述保护层能够对所述掩膜侧墙起到保护作用，有利于防止去除伪掩膜侧墙的工艺对所述掩膜侧墙造成损伤，从而防止所述掩膜侧墙的图形受到影响，进而有利于提高后续以所述掩膜侧墙为掩膜图形化所述基底的工艺效果，使目标图形满足工艺要求。

[0025] 此外，本发明实施例通过所述保护层，有利于防止去除伪掩膜侧墙的工艺对所述掩膜侧墙造成损伤，从而有利于减小去除所述伪掩膜侧墙的工艺受到所述掩膜侧墙的限制，相应有利于降低去除所述伪掩膜侧墙的工艺难度、增大工艺窗口，且本发明实施例易于通过调整刻蚀工艺参数等方式将伪掩膜侧墙完全去除，从而降低了出现伪掩膜侧墙残留问题的概率，进而有利于使后续目标图形满足工艺要求。

[0026] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0027] 图6至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

[0028] 参考图6，提供基底100。

[0029] 基底100为后续工艺制程提供工艺平台，基底100还用于作为图形化工艺的待刻蚀材料层。本实施例中，基底100用于形成衬底以及凸出于衬底的鳍部。

[0030] 本实施例中，基底100的材料为硅。在另一些实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。在又一些实施例中，基底还可以包括第一半导体层以及外延生长于第一半导体层上的第二半导体层，第一半导体层用于为后续形成衬底提供工艺基础，第二半导体层用于为后续形成鳍部提供工艺基础。在其他实施例中，基底还可以为其他待刻蚀功能层，例如：栅极材料层。

[0031] 需要说明的是，本实施例中，所述形成方法还包括：在所述基底100上形成硬掩膜材料层130。

[0032] 后续在基底上形成多个分立的侧墙后，还包括以掩膜侧墙为掩膜图形化硬掩膜材料层130形成硬掩膜层的步骤，硬掩膜层用于作为后续刻蚀基底100的掩膜。此外，后续形成于基底100上的侧墙通常通过沉积和刻蚀相结合的工艺形成，硬掩膜材料层130顶面还用于定义该刻蚀工艺的停止位置，以免引起过刻蚀的问题。

[0033] 本实施例中，硬掩膜材料层130的材料为氧化硅。在其他实施例中，根据基底以及后续侧墙的材料，硬掩膜材料层的材料还可以为氮氧化硅、碳氮氧化硅或硅等其他合适的材料。

[0034] 还需要说明的是，本实施例中，在形成硬掩膜材料层130之前，形成方法还包括：在基底100上形成衬垫氧化层110以及位于衬垫氧化层110上的研磨停止层120。

[0035] 衬垫氧化层110用于在形成研磨停止层120时提供缓冲作用，避免直接在基底100上形成研磨停止层120时产生位错的问题。本实施例中，衬垫氧化层110的材料为氧化硅。

[0036] 后续图形化基底100以形成衬底以及凸出于衬底的鳍部后，通常还包括在鳍部露出的衬底上形成隔离结构的步骤，且形成隔离结构通常包括研磨工艺，研磨停止层120用于定义该研磨工艺的停止位置。本实施例中，研磨停止层120的材料为氮化硅。

[0037] 结合参考图7至图10，在所述基底100上形成多个分立的侧墙(未标示)，包括掩膜侧墙140(如图10所示)和伪掩膜侧墙145(如图10所示)。

[0038] 所述掩膜侧墙140用于作为后续图形化所述基底100的刻蚀掩膜。

[0039] 伪掩膜侧墙145作为待去除的侧墙，从而防止后续在基底100中形成不需要的图形。具体地，伪掩膜侧墙145的位置与鳍切(fin cut)的位置相对应。

[0040] 所述侧墙的材料包括氧化硅、氮氧化硅、硅或氧化钛等材料。本实施例中，所述侧墙的材料为氮化硅。

[0041] 本实施例中，形成所述侧墙的步骤包括：

[0042] 如图7所示，在所述基底100上形成分立的核心层105。

[0043] 后续侧墙形成于核心层105的侧壁上，核心层105用于为形成侧墙提供支撑作用。

[0044] 后续还会去除核心层105，因此，核心层105为易于被去除的材料，且去除核心层105的工艺对其他膜层的损伤较小，从而降低后续去除核心层105的去除难度。核心层105的材料包括无定形硅、氮化硅、氧化硅、无定型碳、光刻胶等材料。

[0045] 本实施例中，核心层105的材料为无定形硅。无定形硅是图形化工艺中常用的核心层材料。

[0046] 本实施例中，形成核心层105的步骤包括：在基底100上形成核心材料层(图未示)；图形化核心材料层，剩余核心材料层作为所述核心层105。

[0047] 本实施例中，采用干法刻蚀工艺刻蚀所述核心材料层。具体地，在刻蚀所述核心材料层的步骤中，所述核心材料层和硬掩膜材料层130的刻蚀选择比大于3，从而在图形化核心材料层的步骤中，对硬掩膜材料层130的损伤较小。

[0048] 本实施例中，核心层105的材料为无定形硅，干法刻蚀工艺的主刻蚀气体包括CxFy、Cl2和HBr中的一种或多种。其中，x和y均为大于零的正整数。

[0049] 如图8所示，形成保形覆盖核心层105顶部和侧壁、以及基底100的侧墙材料层135。侧墙材料层135用于经后续刻蚀工艺形成侧墙。

[0050] 本实施例中，采用原子层沉积工艺形成侧墙材料层135。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的薄膜，通过选用原子层沉积工艺，有利于提高侧墙材料层135的厚度均一性和致密度，使侧墙材料层135的厚度能够得到精确控制，相应有利于精确控制后续侧墙的厚度；而且，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了侧墙材料层135的保形覆盖能力。

[0051] 如图9所示，去除位于所述核心层105顶部以及所述基底100上的侧墙材料层135，保留位于核心层105侧壁上的剩余侧墙材料层135作为所述侧墙。

[0052] 本实施例中，去除位于核心层105顶部和基底100上的侧墙材料层135的步骤中，侧墙材料层135和核心层105的刻蚀选择比大于3，侧墙材料层135和硬掩膜材料层130的刻蚀选择比也大于3，从而降低核心层105以及硬掩膜材料层130在该步骤中受损的概率。

[0053] 本实施例中，采用各向异性的刻蚀工艺刻蚀所述侧墙材料层135。通过采用各向异性的刻蚀工艺，从而能够通过无掩膜刻蚀的方式将位于所述核心层105顶部、以及所述基底100上的侧墙材料层135去除，有利于简化工艺步骤、节约成本。具体地，采用无掩膜干法刻蚀工艺刻蚀所述侧墙材料层135。

[0054] 本实施例中，干法刻蚀工艺的刻蚀气体包括主刻蚀气体和辅助刻蚀气体。具体地，侧墙材料层135的材料为氮化硅，主刻蚀气体包括CxFy、CxHyFz和CxHy中的一种或多种，辅助刻蚀气体包括H2、Cl2、HBr和Ar中的一种或多种。其中，x、y和z都是大于零的正整数。

[0055] 结合参考图10，本实施例中，形成所述侧墙后，所述形成方法还包括：去除所述核心层105。从而露出所述基底100以及所述侧墙的侧壁，为后续形成保护层以及去除伪掩膜侧墙145做准备。

[0056] 本实施例中，采用湿法刻蚀工艺刻蚀去除所述核心层105。具体地，所述核心层105的材料为无定形硅，湿法刻蚀工艺采用的刻蚀溶液为Cl2和HBr的混合溶液或TMAH溶液。在其他实施例中，还可以采用干法刻蚀工艺，或者干法刻蚀和湿法刻蚀相结合的工艺去除所述核心层。

[0057] 参考图11，在所述基底100上形成覆盖所述侧墙侧壁和顶部的保护层150。

[0058] 在后续去除伪掩膜侧墙145的步骤中，保护层150能够对掩膜侧墙140起到保护作用，有利于防止去除伪掩膜侧墙145的工艺对掩膜侧墙140造成损伤，从而防止掩膜侧墙140的图形受到影响，进而有利于提高后续以掩膜侧墙140为掩膜图形化所述基底100的工艺效果，使目标图形满足工艺要求。

[0059] 此外，去除伪掩膜侧墙145的工艺对掩膜侧墙140造成损伤的概率小，从而有利于减小去除伪掩膜侧墙145的工艺受到掩膜侧墙140的限制，相应有利于降低去除伪掩膜侧墙145的工艺难度、增大工艺窗口，且本实施例易于通过调整刻蚀工艺参数等方式将伪掩膜侧墙145完全去除，从而降低出现伪掩膜侧墙145残留问题的概率，进而有利于使后续目标图形满足工艺要求。

[0060] 本实施例中，保护层150与硬掩膜材料层130的材料相同。通过使保护层150与硬掩膜材料层130的材料相同，有利于提高工艺兼容性，且后续能够在刻蚀硬掩膜材料层130的步骤中，去除保护层150，有利于简化工艺步骤。

[0061] 具体地，保护层150的材料为氧化硅。氧化硅与氮化硅具有较高的刻蚀选择性，从而保证保护层150能够起到保护掩膜侧墙140的作用。其他实施例中，根据侧墙的材料，保护层的材料还可以包括氮氧化硅、碳氧化硅或硅。

[0062] 保护层150的厚度不宜过小，也不宜过大。如果保护层150的厚度过小，所述保护层150容易被过早的去除，进而容易降低保护层150对掩膜侧墙140的保护效果；后续步骤还包括：去除开口露出的伪掩膜侧墙145顶部的保护层150、以及去除保护层150，如果保护层150的厚度过大，容易增加去除开口露出的伪掩膜侧墙145顶部的保护层150和去除保护层150的工艺难度。为此，本实施例中，形成保护层150的步骤中，保护层150的厚度为5埃米至30埃米。

[0063] 本实施例中，采用原子层沉积工艺形成所述保护层150。通过采用原子层沉积工艺，有利于提高保护层的保形覆盖能力，还有利于提高保护层的厚度均一性并精确控制保护层的厚度。

[0064] 在其他实施例中，形成所述保护层的工艺还可以为氧化工艺。氧化工艺与后续工艺制程的兼容性较高，且工艺步骤简单、工艺成本低。

[0065] 具体地，可以采用等离子体氧化(plasma oxidation)工艺形成保护层。等离子体氧化工艺能够在较低的温度下、较短的时间内在金属或半导体材料上生长厚度合适的氧化膜，工艺难度较低、工艺步骤简单，而且还有利于提高工艺兼容性、节约工艺成本。

[0066] 参考图12至图13，形成保护层150后，在基底100上形成掩膜层160，掩膜层160具有开口170(如图13所示)，开口170露出伪掩膜侧墙145顶部的保护层150。

[0067] 掩膜层160用于作为后续去除伪掩膜侧墙145的刻蚀掩膜。

[0068] 后续还需去除掩膜层160，因此，掩膜层160为易于被去除的材料，且去除掩膜层160的工艺对掩膜侧墙140和基底100的损伤小。本实施例中，掩膜层160的材料为SOC(spin on carbon，旋涂碳)材料。SOC材料的成本较低，形成工艺简单、工艺兼容性高，且SOC材料的填充性能较好。

[0069] 在其他实施例中，掩膜层的材料还可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、光刻胶或DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料。

[0070] 开口170露出伪掩膜侧墙145顶部的保护层150，为后续去除伪掩膜侧墙145顶部的保护层150以露出伪掩膜侧墙145做准备。

[0071] 需要说明的是，本实施例中，保护层150的材料与侧墙的材料具有较高的刻蚀选择性，在后续去除伪掩膜侧墙145的步骤中，易于使伪掩膜侧墙145和保护层150之间具有较高的刻蚀选择比，因此，与在与基底平行的投影面上使开口露出伪掩膜侧墙的方案相比，本实施例在形成开口170的过程中，开口170仅需露出伪掩膜侧墙145顶部的保护层150，后续去除伪掩膜侧墙145顶部的保护层150后，因为易于使伪掩膜侧墙145和保护层150之间具有较高的刻蚀选择比，从而易于将伪掩膜侧墙145去除干净，这有利于降低形成开口170的工艺难度、增大去除伪掩膜侧墙145的工艺窗口。

[0072] 本实施例中，形成掩膜层160和开口170的步骤包括：

[0073] 如图12所示，采用旋涂工艺，在基底100上形成掩膜层160。

[0074] 本实施例中，掩膜层160覆盖保护层150。掩膜层160还用于为后续形成抗反射涂层和光刻胶层提供平坦度的表面。

[0075] 继续参考图12，在掩膜层160上形成抗反射涂层161；在抗反射涂层161上形成光刻胶层162，光刻胶层162中形成有露出部分抗反射涂层161的图形开口(未标示)。

[0076] 所述抗反射涂层161用于减小曝光时的反射效应，从而提高图形的转移精度。本实施例中，所述抗反射涂层161为Si-ARC层(基于Si的抗反射涂层)，Si-ARC层有利于提高曝光均匀性，从而有利于进一步提高图形的转移精度。

[0077] 所述图形开口通过对光刻胶层162进行曝光显影等光刻工艺形成。

[0078] 如图13所示，以所述光刻胶层162为掩膜，沿所述图形开口依次刻蚀所述抗反射涂层161和掩膜层160，在所述掩膜层160中形成所述开口170。

[0079] 本实施例中，采用干法刻蚀工艺刻蚀所述抗反射涂层161和掩膜层160。

[0080] 具体地，本实施例中，所述掩膜层160的材料为SOC，所述干法刻蚀工艺的主刻蚀气体包括SO2、O2、Ar、N2、H2和COS中的一种或多种。

[0081] 本实施例中，在进行刻蚀的过程中，光刻胶层162和抗反射涂层161会依次被消耗，因此，在形成所述开口170后，仅保留有部分厚度的所述掩膜层160。

[0082] 参考图14，去除所述开口170露出的伪掩膜侧墙145顶部的保护层150。

[0083] 去除伪掩膜侧墙145顶部的保护层150后，露出伪掩膜侧墙145，从而便于后续去除伪掩膜侧墙145。

[0084] 本实施例中，采用干法刻蚀工艺去除所述开口170露出的伪掩膜侧墙145顶部的所述保护层150。干法刻蚀工艺的工艺控制性较好，有利于防止去除伪掩膜侧墙145顶部的保护层150时对其他膜层结构造成误刻蚀。

[0085] 本实施例中，所述保护层150的材料为氧化硅，所述干法刻蚀工艺的刻蚀气体包括CF4。CF4为刻蚀氧化硅的常用刻蚀气体。

[0086] 参考图15，以掩膜层160和保护层150为掩膜，去除伪掩膜侧墙145(如图14所示)。

[0087] 去除伪掩膜侧墙145，从而防止后续在基底100中形成不需要的目标图形。

[0088] 本实施例中，伪掩膜侧墙145与鳍切的位置相对应，因此，去除伪掩膜侧墙145为先鳍切(Cut first)工艺，从而防止后续形成伪鳍部，后续相应不需进行去除伪鳍部的步骤，进而防止去除伪鳍部的工艺步骤对鳍部造成损伤，相应提高了后续鳍部的形成质量。

[0089] 在去除伪掩膜侧墙145时，保护层150能够对掩膜侧墙140起到保护作用，从而防止去除伪掩膜侧墙145的工艺对掩膜侧墙150造成损伤，有利于防止掩膜侧墙140的图形受到影响，进而有利于提高后续以掩膜侧墙140为掩膜图形化基底100的工艺效果，使目标图形满足工艺要求

[0090] 此外，本实施例中去除伪掩膜侧墙145的工艺对掩膜侧墙140造成损伤的概率较小，从而有利于减小去除伪掩膜侧墙145的工艺受到掩膜侧墙140的限制，因此本实施例易于通过调整刻蚀工艺、或刻蚀工艺参数等方式将伪掩膜侧墙145完全去除，从而降低了出现伪掩膜侧墙145残留问题的概率。

[0091] 因此，去除伪掩膜侧墙145的步骤中，伪掩膜侧墙145和保护层150的刻蚀选择比不宜过小，否则也可能对保护层150造成误刻蚀，进而容易降低保护层150对掩膜侧墙140的保护作用。为此，本实施例中，去除伪掩膜侧墙145的步骤中，伪掩膜侧墙145和保护层150的刻蚀选择比大于50：1。

[0092] 本实施例中，采用各向同性的刻蚀工艺去除伪掩膜侧墙145。去除伪掩膜侧墙145的步骤中，伪掩膜侧墙145和保护层150的刻蚀选择比较大，因此，与采用各向异性的刻蚀工艺相比，各向同性的刻蚀工艺能够沿各个方向对伪掩膜侧墙145进行刻蚀，有利于减小去除伪掩膜侧墙145的工艺受开口170开口大小的限制，从而易于将伪掩膜侧墙145去除干净，进一步降低产生伪掩膜侧墙145残留问题的概率。

[0093] 本实施例中，采用远程等离子体刻蚀(Remote plasma etch)工艺去除伪掩膜侧墙145。

[0094] 远程等离子体刻蚀工艺为各向同性的刻蚀工艺，且远程等离子体刻蚀工艺是利用等离子体源在刻蚀反应区之外形成等离子体，然后通过气流、电场、磁场等将等离子体引入刻蚀反应区从而对待刻蚀材料上进行刻蚀的刻蚀工艺。在远程等离子体刻蚀工艺中，等离子体的电离区与刻蚀反应区之间的距离比较远，有利于获得更好的空间均匀性，或者，获得更适宜的离子、中性成分比例、以及不同自由基比例，从而有利于提高等离子体刻蚀工艺的刻蚀效果。

[0095] 因此，通过选用远程等离子体刻蚀工艺，有利于使伪掩膜侧墙145和保护层150的刻蚀选择比满足工艺要求，从而易于将伪掩膜侧墙145去除干净，进而增大去除伪掩膜侧墙145的工艺窗口、提高去除伪掩膜侧墙145的工艺效果。

[0096] 远程等离子体刻蚀工艺的刻蚀气体包括主刻蚀气体和辅助刻蚀气体。其中，主刻蚀气体包括NF3和CF4中的一种或两种，辅助刻蚀气体包括O2、Ar、N2、H2、Cl2和HBr中的一种或多种。其中，辅助刻蚀气体用于调节刻蚀速率和刻蚀均匀性，从而提高去除伪掩膜侧墙145的工艺效果。

[0097] 例如：远程的等离子体刻蚀工艺的刻蚀气体为NF3和O2，或者，刻蚀气体为CF4、N2和O2。

[0098] 远程等离子体刻蚀工艺的刻蚀气体流量不宜过小，也不宜过大。如果气体流量过小，容易降低刻蚀速率；如果气体流量过大，容易降低刻蚀速率均匀性和稳定性。为此，本实施例中，刻蚀气体的总气体流量为500SCCM至1500SCCM。

[0099] 远程等离子体刻蚀工艺的射频功率(Radio frequency power，RF power)用于调节解离不同能量的等离子体的速率以及所解离等离子体的密度，因此，远程等离子体刻蚀工艺的射频功率不宜过小，也不宜过大。如果射频功率过小，则等离子体的解离速率过低，等离子体的密度相应过低，这容易降低刻蚀速率；如果远程等离子体刻蚀工艺的射频功率过大，容易降低刻蚀速率均匀性和稳定性，而且在将伪掩膜侧墙145去除后，还容易对保护层150造成误刻蚀，进而容易降低保护层150对掩膜侧墙140的保护效果。为此，本实施例中，远程等离子体刻蚀工艺的射频功率为100瓦至750瓦。

[0100] 远程等离子体刻蚀工艺的工艺压强不宜过小，也不宜过大。如果工艺压强过小，容易降低刻蚀速率；如果工艺压强过大，反而容易降低刻蚀速率均匀性和稳定性，进而容易增加对其他膜层结构(例如：保护层150)造成误刻蚀的概率。为此，本实施例中，远程等离子体刻蚀工艺的工艺压强为3毫托至100毫托。

[0101] 本实施例中，通过调整远程等离子体刻蚀工艺的气体流量、射频功率以及工艺压强等参数，从而使远程等离子体刻蚀工艺对伪掩膜侧墙145和保护层150的刻蚀选择比满足工艺要求。

[0102] 参考图16和图17，去除掩膜层160和保护层150。

[0103] 去除掩膜层160和保护层150，露出掩膜侧墙140和基底100，从而后续能够以掩膜侧墙140为掩膜图形化基底100。

[0104] 本实施例中，去除掩膜层160和保护层150的步骤包括：

[0105] 如图16所示，去除掩膜层160。

[0106] 去除掩膜层160后，露出保护层150，从而便于后续去除保护层150。

[0107] 本实施例中，掩膜层160的材料为SOC，因此可采用灰化(Asher)工艺去除掩膜层160。去除掩膜层160的工艺简单，且对掩膜侧墙140和基底100的损伤小。

[0108] 如图17所示，去除所述掩膜层160后，去除所述保护层150。

[0109] 去除保护层150，从而防止保护层150对后续图形化基底100的工艺效果产生影响。

[0110] 需要说明的是，本实施例中，所述基底100上还形成有硬掩膜材料层130。图形化所述基底100的步骤相应包括：以所述掩膜侧墙140为掩膜，图形化所述硬掩膜材料层130，剩余所述硬掩膜材料层130作为硬掩膜层155。

[0111] 硬掩膜层155用于作为后续刻蚀基底100的刻蚀掩膜。

[0112] 前述形成核心层105和形成所述掩膜侧墙140均包括进行刻蚀的步骤，且所述硬掩膜材料层130在该刻蚀步骤中通常也会产生损耗，也就是说，所述硬掩膜材料层130的表面粗糙度较大，通过先将掩膜侧墙140的图形传递到硬掩膜层155中，有利于提高后续图形化基底100的工艺效果；且后续以硬掩膜层155为掩膜图形化所述基底100，即使掩膜侧墙140在图形化基底100的过程中产生损耗，也能够硬掩膜层155也能够继续作为刻蚀掩膜，从而有利于提高图形化基底100的工艺稳定性。

[0113] 本实施例中，所述保护层150与硬掩膜材料层130的材料相同，因此，在以所述掩膜侧墙140为掩膜刻蚀所述硬掩膜材料层130的步骤中，去除所述保护层150。

[0114] 通过在刻蚀所述硬掩膜材料层130的步骤中去除所述保护层150，从而不需额外进行去除所述保护层150的步骤，有利于简化工艺步骤，且工艺整合度和工艺兼容性比较高。

[0115] 具体地，本实施例中，保护层150的厚度较小，因此，在以掩膜侧墙140为掩膜刻蚀硬掩膜材料层130时，保护层150容易被消耗，从而使保护层150被去除。

[0116] 本实施例中，以在刻蚀硬掩膜材料层130的步骤中，去除保护层150为例。在其他实施例中，还可以在刻蚀硬掩膜材料层之前，去除保护层，有利于防止保护层对硬掩膜层的图形产生影响，从而提高后续图形化基底的工艺效果。

[0117] 具体地，可以采用湿法刻蚀工艺去除所述保护层。湿法刻蚀工艺的工艺简单、工艺成本低，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低去除保护层的工艺对掩膜侧墙造成损伤的概率。以保护层的材料为氧化硅为例，所述湿法刻蚀工艺的刻蚀溶液为氢氟酸溶液。氢氟酸溶液为半导体工艺中刻蚀氧化硅材料的常用刻蚀溶液，有利于提高工艺兼容性、节约工艺成本。

[0118] 或者，还可以采用干法刻蚀工艺去除保护层。具体地，可以采用等离子体刻蚀工艺去除所述保护层。通过采用等离子体刻蚀工艺，有利于提高刻蚀效率、以及提高对保护层的刻蚀稳定性。所述等离子体刻蚀工艺的刻蚀气体包括C4F6。

[0119] 结合图17，参考图18，以所述掩膜侧墙140为掩膜，图形化所述基底100。

[0120] 本实施例中，在图形化所述基底100之前，去除了所述伪掩膜侧墙145，从而直接在基底100中形成所需的目标图形。

[0121] 具体地，本实施例中，图形化基底100后，剩余基底100用于作为衬底，形成鳍部200。相应地，本实施例未形成有伪鳍部，从而不需进行去除伪鳍部的步骤，所形成鳍部200的质量好，且本实施例中鳍部200具有不同大小的间距。

[0122] 本实施例中，所述鳍部200与衬底为一体型结构。在其他实施例中，当基底包括第一半导体层以及外延生长于第一半导体层上的第二半导体层时，刻蚀基底的步骤中，仅刻蚀第一半导体层，第一半导体层用于作为衬底，凸出于第一半导体层上的剩余第二半导体层用于作为鳍部。相应的，鳍部的材料也可以与衬底的材料不同。

[0123] 本实施例中，在以所述掩膜侧墙140为掩膜，刻蚀所述硬掩膜材料层130，形成所述硬掩膜层155后，图形化所述基底100的步骤还包括：以所述硬掩膜层155为掩膜，刻蚀所述基底100。

[0124] 本实施例中，所述基底100上还形成有所述衬垫氧化层110以及位于所述衬垫氧化层110上的研磨停止层120。因此，刻蚀所述基底100之前，还以所述硬掩膜层155为掩膜，依次刻蚀所述掩膜停止层120和所述衬垫氧化层110。

[0125] 需要说明的是，在图形传递的过程中，所述掩膜侧墙140也会发生损耗，因此，在图形化所述基底100后，所述掩膜侧墙140已被去除。

[0126] 相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。

[0127] 所述半导体结构包括：基底100；分立于所述基底100上的多个侧墙(未标示)，包括掩膜侧墙140和伪掩膜侧墙145；保护层150，覆盖所述侧墙侧壁和顶部；掩膜层160，位于所述基底100上，所述掩膜层160具有开口170，所述开口170露出所述伪掩膜侧墙145顶部的保护层150。

[0128] 后续制程还包括：去除开口170露出所述伪掩膜侧墙145顶部的保护层150，以及去除所述伪掩膜侧墙145，在去除所述伪掩膜侧墙145的步骤中，保护层150能够对掩膜侧墙145起到保护作用，有利于防止去除伪掩膜侧墙145的工艺对掩膜侧墙140造成损伤，从而防止所述掩膜侧墙140的图形受到影响，进而有利于提高后续以所述掩膜侧墙140为掩膜图形化所述基底100的工艺效果，使目标图形满足工艺要求。

[0129] 此外，本实施例通过所述保护层150，后续去除伪掩膜侧墙145的工艺对所述掩膜侧墙140造成损伤的概率较低，因此有利于减小去除所述伪掩膜侧墙145的工艺受到所述掩膜侧墙140的限制，相应有利于降低后续去除所述伪掩膜侧墙145的工艺难度、增大工艺窗口，且本实施例易于通过调整刻蚀工艺、或刻蚀工艺参数等方式将伪掩膜侧墙145完全去除，从而降低了出现伪掩膜侧墙145残留问题的概率，进而有利于使后续目标图形满足工艺要求。

[0130] 基底100用于为工艺制程提供工艺平台，基底100还用于作为图形化工艺的待刻蚀材料层。本实施例中，基底100用于形成衬底以及凸出于衬底的鳍部。

[0131] 本实施例中，基底100的材料为硅。

[0132] 本实施例中，半导体结构还包括：硬掩膜材料层130，位于伪掩膜侧墙145与基底100之间、以及掩膜侧墙140与基底100之间、还位于伪掩膜侧墙145或掩膜侧墙140露出的基底100上。

[0133] 后续图形化基底100的步骤包括以掩膜侧墙140为掩膜图形化硬掩膜材料层130的步骤，硬掩膜材料层130用于经图形化工艺后形成硬掩膜层，从而作为后续图形化基底100的刻蚀掩膜，有利于提高后续图形化基底100的工艺效果和工艺稳定性。

[0134] 本实施例中，硬掩膜材料层130的材料为氧化硅。在其他实施例中，根据基底以及侧墙的材料，硬掩膜材料层的材料还可以为氮氧化硅、碳氮氧化硅或硅等其他合适的材料。

[0135] 本实施例中，半导体结构还包括：位于基底100上的衬垫氧化层110以及位于衬垫氧化层110上的研磨停止层120。硬掩膜材料层130相应位于研磨停止层120上。

[0136] 衬垫氧化层110用于在形成研磨停止层120时提供缓冲作用，避免直接在基底100上形成研磨停止层120时产生位错的问题。本实施例中，衬垫氧化层110的材料为氧化硅。

[0137] 后续图形化基底100以形成衬底以及凸出于衬底的鳍部后，通常还包括在鳍部露出的衬底上形成隔离结构的步骤，且形成隔离结构通常包括研磨工艺，研磨停止层120用于定义该研磨工艺的停止位置。本实施例中，研磨停止层120的材料为氮化硅。

[0138] 掩膜侧墙140用于作为后续图形化基底100的刻蚀掩膜。

[0139] 伪掩膜侧墙145作为待去除的侧墙。具体地，本实施例中，伪掩膜侧墙145的位置与鳍切(fin cut)的位置相对应。

[0140] 侧墙的材料包括氧化硅、氮氧化硅、硅或氧化钛等材料。本实施例中，侧墙的材料为氮化硅。

[0141] 保护层150用于在后续去除伪掩膜侧墙145的步骤中，对掩膜侧墙140起到保护作用。

[0142] 本实施例中，保护层150与硬掩膜材料层130的材料相同。通过使保护层150与硬掩膜材料层130的材料相同，有利于提高工艺兼容性，且后续能够在刻蚀硬掩膜材料层130的步骤中，去除保护层150，有利于简化工艺步骤。

[0143] 具体地，保护层150的材料为氧化硅。氧化硅与氮化硅具有较高的刻蚀选择性，从而保证保护层150能够起到保护掩膜侧墙140的作用。在其他实施例中，根据侧墙的材料，保护层的材料还可以包括氮氧化硅、碳氧化硅或硅。

[0144] 保护层150的厚度不宜过小，也不宜过大。如果保护层150的厚度过小，保护层150容易被过早的去除，进而容易降低保护层150对掩膜侧墙140的保护效果；后续还包括去除开口170露出的伪掩膜侧墙145顶部的保护层150、以及去除保护层150的步骤，如果保护层150的厚度过大，容易增加去除伪掩膜侧墙145顶部的保护层150、以及去除保护层150的工艺难度。为此，本实施例中，形成保护层150的步骤中，保护层150的厚度为5埃米至30埃米。

[0145] 掩膜层160用于作为后续去除伪掩膜侧墙145的刻蚀掩膜。

[0146] 后续还需去除掩膜层160，因此，掩膜层160为易于被去除的材料，且去除掩膜层160的工艺对掩膜侧墙140和基底100的损伤小。

[0147] 本实施例中，掩膜层160的材料为SOC材料。SOC材料的成本较低，形成工艺简单、工艺兼容性高，且SOC的填充性能较好。在其他实施例中，掩膜层的材料还可以为BARC材料、ODL材料、DARC材料或DUO材料。

[0148] 开口170露出伪掩膜侧墙145顶部的保护层150，为后续去除伪掩膜侧墙145顶部的保护层150做准备。

[0149] 需要说明的是，本实施例中，保护层150的材料与侧墙的材料具有较高的刻蚀选择性，在后续去除伪掩膜侧墙145的步骤中，易于使伪掩膜侧墙145和保护层150之间具有较高的刻蚀选择比，与在与基底平行的投影面上开口需露出伪掩膜侧墙的方案相比，本实施例在形成开口170的过程中，开口170仅需露出伪掩膜侧墙145顶部的保护层150，后续去除伪掩膜侧墙145顶部的保护层150后，由于易于使伪掩膜侧墙145和保护层150之间具有较高的刻蚀选择比，从而易于将伪掩膜侧墙145去除干净，这有利于降低形成开口170的工艺难度、增大去除伪掩膜侧墙145的工艺窗口。

[0150] 所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

[0151] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。