半导体装置的制造方法

摘要

本公开实施例提供半导体装置的制造方法。方法包括形成鳍状结构，其具有多个第一半导体层与多个第二半导体层交错堆叠；形成牺牲栅极结构于鳍状结构上；蚀刻牺牲栅极结构不覆盖的鳍状结构的源极/漏极区，以形成源极/漏极沟槽；经由源极/漏极沟槽横向蚀刻第一半导体层；形成内侧间隔物层于源极/漏极沟槽中的蚀刻后的第一半导体层的至少横向末端上；形成晶种层于内侧间隔物层上；以及成长源极/漏极外延层于源极/漏极沟槽中，其中源极/漏极外延层的成长步骤包括自晶种层成长源极/漏极外延层。

权利要求

1.一种半导体装置的制造方法，包括：形成一鳍状结构，其具有多个第一半导体层与多个第二半导体层交错堆叠；

形成一牺牲栅极结构于该鳍状结构上；

蚀刻该牺牲栅极结构不覆盖的该鳍状结构的一源极/漏极区，以形成一源极/漏极沟槽；

经由该源极/漏极沟槽横向蚀刻所述多个第一半导体层；

形成一内侧间隔物层于该源极/漏极沟槽中的蚀刻后的所述多个第一半导体层的至少横向末端上；

形成一晶种层于该内侧间隔物层上；以及成长一源极/漏极外延层于该源极/漏极沟槽中，其中该源极/漏极外延层的成长步骤包括自该晶种层成长该源极/漏极外延层。

说明书

半导体装置的制造方法

技术领域

[0001] 本发明实施例一般关于半导体装置与制作方法，更特别关于具有半导 体晶种层沉积于内侧间隔物层上的全绕式栅极场效晶体管的制作方法。

背景技术

[0002] 半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进 展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路 演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸 (比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的 工艺通常有利于增加产能并降低相关成本。尺寸缩小亦增加处理与制造集 成电路的复杂性。

[0003] 近来导入的多栅极装置可增加栅极-通道耦合、降低关闭状态的电流、 并减少短通道效应，以改善栅极控制。导入的多栅极装置之一为全绕式栅 极场效晶体管。全绕式栅极场效晶体管装置的名称来自于栅极结构可延伸 于通道区周围，因此栅极结构可由两侧或四侧接触通道。全绕式栅极场效 晶体管装置可与现有的互补式金属氧化物半导体工艺相容，可大幅缩小结 构并维持栅极控制与缓解短通道效应。全绕式栅极场效晶体管装置提供的 通道具有堆叠的纳米片设置。在堆叠的纳米片周围整合全绕式栅极结构具 有挑战性。举例来说，在堆叠的纳米片全绕式栅极工艺中，形成内侧间隔 物层的工艺为减少电容的重要工艺，其亦可避免栅极堆叠与源极/漏极区之 间的漏电流。然而可行的半导体晶种区有限，因此内侧间隔物层可能会造 成之后难以形成源极/漏极外延结构，比如外延成长时的孔洞或其他内部缺 陷。如此一来，虽然现有方法可适用于多种方面，但最终装置的效能可能 无法符合所有方面的挑战。

发明内容

[0004] 本发明一例示性的实施例关于半导体装置的制造方法，包括形成鳍状 结构，其具有多个第一半导体层与多个第二半导体层交错堆叠；形成牺牲 栅极结构于鳍状结构上；蚀刻牺牲栅极结构不覆盖的鳍状结构的源极/漏极 区，以形成源极/漏极沟槽；经由源极/漏极沟槽横向蚀刻第一半导体层；形 成内侧间隔物层于源极/漏极沟槽中的蚀刻后的第一半导体层的至少横向末 端上；形成晶种层于内侧间隔物层上；以及成长源极/漏极外延层于源极/ 漏极沟槽中，其中源极/漏极外延层的成长步骤包括自晶种层成长源极/漏极 外延层。

[0005] 本发明另一例示性的实施例关于半导体装置的制造方法，包括形成自 基板凸起的鳍状物，且鳍状物具有多个牺牲层与多个通道层，其中牺牲层 与通道层交错配置；自鳍状物的源极/漏极区移除牺牲层与通道层，以形成 源极/漏极沟槽；沉积第一半导体层于源极/漏极沟槽中；沉积第二半导体层 于第一半导体层上；部分地移除第一半导体层与第二半导体层，以露出源 极/漏极沟槽中的通道层；氧化第一半导体层；以及自第二半导体层外延成 长外延成长源极/漏极结构。

[0006] 本发明又一例示性的实施例关于多栅极半导体装置，包括通道膜，位 于基板上；栅极结构，接合通道膜；源极/漏极外延结构，与通道膜相邻； 内侧间隔物层，夹设于栅极结构与源极/漏极外延结构之间；以及半导体层， 夹设于内侧间隔物层与源极/漏极外延结构之间。

附图说明

[0007] 图1A及图1B是本发明一或多个实施例中，含有内侧间隔物结构的多 栅极装置的形成方法的流程图。

[0008] 图2、图3、图4、图5、图6、图7、图8、图9、图10A、图19、图 20、图21、及图22是本发明实施例中，半导体结构在图1A及图1B的方 法的制作工艺时的透视图。

[0009] 图10B、图11、图12、图13、图14、图15、图16、图17、及图18 是本发明实施例中，半导体结构在图1A及图1B的方法的制作工艺时的剖 视图。

[0010] 附图标记说明：

[0011] A1：区域

[0012] H1,H2,H4：高度

[0013] H3：厚度

[0014] W1,W2,W4：宽度

[0015] X1-X1：切面

[0016] 10：基板

[0017] 11：底部

[0018] 12：掺质

[0019] 15：遮罩层

[0020] 15A：第一遮罩层

[0021] 15B：第二遮罩层

[0022] 20：第一半导体层

[0023] 25：第二半导体层

[0024] 30：鳍状物

[0025] 35：衬垫层

[0026] 40：隔离结构

[0027] 41：绝缘材料层

[0028] 50：牺牲栅极结构

[0029] 52：牺牲栅极介电层

[0030] 53：毯覆层

[0031] 54：牺牲栅极

[0032] 55：栅极侧壁间隔物

[0033] 56：垫氮化硅层

[0034] 58：氧化硅遮罩层

[0035] 60：源极/漏极沟槽

[0036] 62：空洞

[0037] 64：第一衬垫层

[0038] 66：第二衬垫层

[0039] 68：源极/漏极外延结构

[0040] 68a,68b：半导体层

[0041] 90：接点蚀刻停止层

[0042] 92：栅极沟槽

[0043] 93：栅极结构

[0044] 94：栅极介电层

[0045] 95：层间介电层

[0046] 96：栅极层

[0047] 98：盖绝缘层

[0048] 100：方法

[0049] 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134： 步骤

具体实施方式

[0050] 下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构 件与配置的实施例用以简化本发明内容而非局限本发明。举例来说，形成 第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔 有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复 采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并 不必然具有相同的对应关系。

[0051] 此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较 上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关 系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示 方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的 方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时， 除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm” 包含的尺寸范围介于4.5nm至5.5nm之间。

[0052] 本发明实施例一般关于半导体装置与制作方法，更特别关于具有半导 体晶种层沉积于内侧间隔物层上的全绕式栅极场效晶体管的制作方法，其 有利于后续形成源极/漏极外延结构。

[0053] 全绕式栅极场效晶体管装置为一种多栅极装置。多栅极装置包括的晶 体管中，栅极结构形成于通道区的至少两侧上。这些多栅极装置可包含p 型金属氧化物半导体装置或n型金属氧化物半导体装置。此处的具体例子 可视作鳍状场效晶体管，由于其具有鳍状结构。多栅极装置的种类之一为 全绕式栅极场效晶体管装置，其包括栅极结构或其部分形成于通道区的四 侧上(比如围绕通道区的一部分)的任何场效晶体管装置。此处所述的装置实 施例中，通道区位于纳米线通道、棒状通道、及/或其他合适的通道设置中。 此处所述的装置实施例可具有一或多个通道区(如纳米线)，其与单一的连续 栅极结构相连。然而本技术领域中技术人员应理解，下述教示亦可应用至 单一通道(如单一纳米线)或任何数目的通道。本技术领域中技术人员应理解， 本发明实施例亦有利于半导体装置的其他例子。

[0054] 图1A及图1B是制作半导体装置如多栅极装置的方法100。应理解的 是，在图1A及图1B所示的工艺之前、之中、与之后可进行额外步骤，且 方法的额外实施例可置换或省略一些下述步骤。可调换步骤与工艺的顺序。 此处所述的用语“多栅极装置”指的是具有至少一些栅极材料于至少一通 道的多侧上的装置(如半导体晶体管)。在一些例子中，多栅极装置可视作全 绕式栅极场效晶体管或纳米片装置，其栅极材料位于至少一通道的至少四 侧上。通道区可视作纳米线，其可包含多种几何形状(如柱状、棒状、或类 似形状)与多种尺寸的通道区。

[0055] 方法100将以图1A及图1B搭配图2至图22说明如下。图2、图3、 图4、图5、图6、图7、图8、图9、图10A、图19、图20、图21、及图 22是全绕式栅极场效晶体管装置的一实施例，依据图1A及图1B的方法100 的多种阶段的透视图。图10B、图11、图12、图13、图14、图15、图16、 图17、及图18是全绕式栅极场效晶体管装置的一实施例沿着切面(如图10A 中的切面X1-X1)的剖视图，且切面沿着通道的长度方向并垂直于基板的上 表面。

[0056] 如图1A及图2所示，方法100一开始的步骤102提供基板10。基板 10可包含适当掺杂杂质(如p型或n型导电形态)的多种区域。在一些实施 例中，可布植杂质离子如掺质12至硅基板以形成井区。进行离子布植以避 免击穿效应。举例来说，掺质12可为n型鳍状场效晶体管所用的硼或p型 鳍状场效晶体管所用的磷。

[0057] 在一些实施例中，基板10包括单晶半导体层于至少表面部分上。基板10可包含单晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、 磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、或磷化铟。

[0058] 在所述实施例中，基板10的组成为硅。

[0059] 基板10的表面区可包含一或多个缓冲层(未附图)。缓冲层可使晶格常 数自基板的晶格常数逐渐改变至源极/漏极区的晶格常数。缓冲层的形成方 法可为外延成长单晶半导体材料，比如但不限于硅、锗、锗锡、硅锗、砷 化镓、锑化铟、磷化镓、锑化镓、砷化铟铝、砷化铟镓、磷化镓锑、砷化 镓锑、氮化镓、磷化镓、或磷化铟。在具体实施例中，基板10包含硅锗的 缓冲层外延成长于基体硅上。硅锗缓冲层的锗浓度可自最底部的缓冲层所 用的30原子％，增加至最顶部的缓冲层所用的70原子％。

[0060] 如图1A及图3所示，方法100的步骤104接着形成堆叠的半导体层于 基板10上。堆叠的半导体层包括第一半导体层20与第二半导体层25。此 外，形成遮罩层15于堆叠的层状物上。举例来说，堆叠的半导体层的外延 成长方法可为分子束外延工艺、有机金属化学气相沉积工艺、及/或其他合 适的外延成长工艺。

[0061] 第一半导体层20与第二半导体层25的材料具有不同的晶格常数，且 可包含一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷 化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、或磷化铟。在一些实施例中， 第一半导体层20与第二半导体层25的组成为硅、硅化合物、硅锗、锗、 或锗化合物。然而其他实施例可能包含不同氧化速率及/或蚀刻选择性的第 一组成与第二组成。在至少一些例子中，第一半导体层20包括外延成长的 硅锗层，而第二半导体层25包括外延成长的硅层。第二半导体层25的硅 氧化速率，小于第一半导体层20的硅锗氧化速率。在一例中，第一半导体 层20为Si1-xGex，其中x小于约0.3，比如约0.15至约0.25。在一些实施例 中，第一半导体层20与第二半导体层25实质上无掺质(比如外加掺质浓度 为0cm-3至约1x1017 cm-3)。举例来说，在外延成长工艺时不刻意进行掺杂。

[0062] 第二半导体层25或其部分可形成全绕式栅极场效晶体管的纳米片通道。 此处所述的用语纳米片指的是纳米等级(或甚至是微米尺寸)的任何材料部 分，且可具有伸长的形状(不论此部分的剖面形状为何)。因此此用语指的可 为圆形剖面或实质上圆形剖面的伸长材料部分，而束状或棒状材料部分可 包括柱状或实质上矩形的剖面。采用第二半导体层25定义装置的通道，如 下所述。综上所述，第二半导体层25亦可视作通道层，而第一半导体层20 亦可视作牺牲层。

[0063] 在图3中，具有三层第一半导体层20与三层第二半导体层25。然而这 些层状物的数目不限于三个，其可更少(如一些实施例的各自一层)或更多 (如其他实施例的第一半导体层与第二半导体层各自具有2至10层)。通过 调整堆叠的层状物数目，可调整全绕式栅极场效晶体管装置的驱动电流。

[0064] 可自基板10上外延形成第一半导体层20与第二半导体层25。第一半 导体层20的厚度可大于或等于第二半导体层25的厚度。在一些实施例中， 第一半导体层20的厚度可为约3nm至约50nm。在其他实施例中，第一半 导体层20的厚度可为约5nm至约15nm。在一些实施例中，第二半导体层 25的厚度可为约3nm至约30nm。在其他实施例中，第二半导体层25的 厚度可为约5nm至约15nm。每一第一半导体层20的厚度可相同或不同。 在一些实施例中，最底部的第一半导体层20(最靠近基板10)的厚度，可大 于上侧的第一半导体层20的厚度。在一些实施例中，最底部的半导体层厚 度可为约10nm至约50nm。在其他实施例中，最底部的半导体层厚度可为 约20nm至约40nm。

[0065] 在一些实施例中，遮罩层15包括第一遮罩层15A与第二遮罩层15B。 第一遮罩层15A为氧化硅组成的垫氧化物层，其形成方法可为热氧化工艺。 第二遮罩层15B的组成为氮化硅，其形成方法可为化学气相沉积(包括低压 化学气相沉积或等离子体辅助化学气相沉积)、物理气相沉积、原子层沉积、 或其他合适工艺。可采用含光微影与蚀刻的图案化步骤，以图案化遮罩层 15成遮罩图案。

[0066] 如图1A及图4所示，方法100的步骤106接着形成鳍状物30(亦视作 鳍状单元)，且其形成方法可采用图案化遮罩层15以图案化堆叠的第一半导 体层20与第二半导体层25。如图4所示的例子，步骤106形成自基板10 延伸的多个鳍状物30，其延伸于X方向中。在多种实施例中，每一鳍状物 30包括由堆叠的第一半导体层20与第二半导体层25所构成的上侧部分， 以及由基板10形成的底部11。在一些实施例中，鳍状结构的上侧部分沿着 Y方向的宽度W1可为约10nm至约40nm。在其他实施例中，宽度W1可 为约20nm至约30nm。在一些实施例中，鳍状结构沿着Z方向的高度H1 可为约100nm至约200nm。

[0067] 鳍状物30的制作方法可采用合适工艺，包括双重图案化或多重图案化 工艺。一般而言，双重图案化或多重图案化工艺结合光微影与自对准工艺， 其产生的图案间距小于采用单一的直接光微影工艺所得的图案间距。举例 来说，一实施例可形成牺牲层于基板上，并采用光微影工艺图案化牺牲层。 采用自对准工艺，沿着图案化牺牲层的侧部形成间隔物。接着移除牺牲层， 且保留的间隔物或芯之后可用于蚀刻初始堆叠的第一半导体层20与第二半 导体层25，以图案化鳍状物。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离 子蚀刻、及/或其他合适工艺。

[0068] 在图4中，两个鳍状物30配置于Y方向中。不过鳍状物30的数目不 限于此，且可更少(如一个)或更多(如三个或更多)。在一些实施例中，一或 多个虚置鳍状结构形成于鳍状物30的两侧上，以改善图案化步骤的图案保 真性。

[0069] 如图1A、图5、及图6所示，方法100的步骤108形成夹设于鳍状物 30之间的浅沟槽隔离结构。举例来说，形成含一或多层的绝缘材料的绝缘 材料层41于基板上，使鳍状结构完全埋置于绝缘材料层41中。绝缘材料 层41所用的绝缘材料可包含氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳 氮化硅、掺杂氟的硅酸盐玻璃、或低介电常数的介电材料，其形成方法可 为低压化学气相沉积、等离子体化学气相沉积、或可流动的化学气相沉积。 在形成绝缘材料层41之后，可进行退火步骤。接着可进行平坦化步骤如化 学机械平坦化及/或回蚀刻，以自绝缘材料层41露出最顶部的第二半导体层 25的上表面，如图5所示。

[0070] 在一些实施例中，在形成绝缘材料层41之前，形成衬垫层35于图4 的结构上，如图5所示。在一些实施例中，衬垫层35的组成为氮化硅或氮 化硅为主的材料(比如氮氧化硅、碳氮化硅、或碳氮氧化硅)。接着如图6所 示，使绝缘材料层41凹陷以形成隔离结构40，使鳍状物30的上侧部分露 出。在此步骤中，隔离结构40可使鳍状物30彼此电性隔离，且隔离结构 40亦可视作浅沟槽隔离。

[0071] 如图1A、图7、及图8所示，方法100的步骤110形成牺牲层/结构， 特别是虚置栅极结构。虽然本发明实施例关于置换栅极工艺(比如先形成与 之后置换虚置栅极结构)，仍可能采用其他设置。如图7所示，形成隔离结 构40之后，可形成牺牲栅极介电层52。牺牲栅极介电层52包括一或多层 的绝缘材料，比如氧化硅为主的材料。在一实施例中，采用化学气相沉积 所形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度可为约1nm 至约5nm。

[0072] 图8显示形成牺牲栅极结构50于露出的鳍状物30上之后的结构。牺 牲栅极结构50包含牺牲栅极介电层52与牺牲栅极54。牺牲栅极结构50形 成于鳍状物30将作为通道区的一部分上。牺牲栅极结构定义全绕式栅极场 效晶体管装置的通道区。

[0073] 牺牲栅极结构50的形成方法，可先毯覆性沉积牺牲栅极介电层52于 鳍状物30上。接着毯覆性地沉积牺牲栅极层于牺牲栅极介电层52与鳍状 物30上，使鳍状物30完全埋置于牺牲栅极层中。牺牲栅极层可包含硅如 多晶硅或非晶硅。在一些实施例中，牺牲栅极层的厚度可为约100nm至约 200nm。在一些实施例中，对牺牲栅极层进行平坦化步骤。牺牲栅极介电 层层与牺牲栅极层的沉积方法可采用化学气相沉积(包含低压化学气相沉积 或等离子体辅助化学气相沉积)、物理气相沉积、原子层沉积、或其他合适 工艺。之后形成遮罩层于牺牲栅极层上。遮罩层包括垫氮化硅层与氧化硅 遮罩层58。

[0074] 之后可在遮罩层上进行图案化步骤，并图案化牺牲栅极层成牺牲栅极 结构50，如图8所示。牺牲栅极结构包括牺牲栅极介电层52、牺牲栅极54 (如多晶硅)、垫氮化硅层、与氧化硅遮罩层58。通过图案化牺牲栅极结构， 可部分地露出牺牲栅极结构50的两侧上的堆叠的第一半导体层20与第二 半导体层25，进而定义源极/漏极区。在本发明实施例中，源极与漏极的用 语可互换使用，且其结构实质上相同。在图8中，形成一个牺牲栅极结构 50，但牺牲栅极结构50的数目不限于一个、两个、或更多个，且一些实施 例中的多个牺牲栅极结构可配置于X方向中。在这些实施例中，形成一或 多个虚置牺牲栅极结构于牺牲栅极结构的两侧上，以改善图案保真性。

[0075] 如图1A及图9所示，方法100的步骤112形成栅极侧壁间隔物。在形 成牺牲栅极结构50之后，可形成栅极侧壁间隔物55(图10A)所用的绝缘材 料的毯覆层53，其顺应性沉积的方法可采用化学气相沉积或其他合适方法。 毯覆层53以顺应性的方式沉积，因此其于牺牲栅极结构的垂直表面如侧壁、 水平表面、与顶部具有实质上相同的厚度。在一些实施例中，毯覆层53的 沉积厚度为约2nm至约8nm。在其他实施例中，毯覆层53的绝缘材料为 氮化硅为主的材料，比如氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、或 上述的组合。

[0076] 在形成毯覆层53之后，可在毯覆层53上进行非等向蚀刻如反应性离 子蚀刻。在非等向蚀刻工艺时，可自水平表面移除大部分的绝缘材料，并 保留栅极侧播间隔物55于垂直表面(比如牺牲栅极结构50的侧壁与露出的 鳍状物30的侧壁)上，如图10A所示。可自栅极侧壁间隔物55露出氧化硅 遮罩层58。在一些实施例中，之后可进行等向蚀刻，以自露出的鳍状物30 的源极/漏极区的上侧部分移除绝缘材料。

[0077] 如图10A所示(搭配图10B)，其为对应图10A的区域A1与切面X1-X1 的剖视图。方法100的步骤114向下蚀刻源极/漏极区的第一半导体层20与 第二半导体层25的堆叠结构，以形成源极/漏极沟槽60，其蚀刻方法可采 用一或多道微影与蚀刻步骤。在一些实施例中，使源极/漏极区中的鳍状物 30向下凹陷至低于隔离结构40的上表面，且凹陷步骤可采用干蚀刻及/或 湿蚀刻。在所述实施例中，亦部分蚀刻基板10(或鳍状结构的底部11)。在 此阶段中，源极/漏极沟槽60中露出第一半导体层20与第二半导体层25 的堆叠的层状物的末端部分(亦视作横向末端)。

[0078] 如图1A及图11所示，方法100的步骤116在X方向中横向蚀刻源极/ 漏极沟槽60中的第一半导体层20，以形成空洞62。在一些实施例中，空 洞62的宽度W2为约3nm至约10nm。当第一半导体层20为锗或硅锗， 且第二半导体层25为硅时，可采用湿蚀刻剂(比如但不限于氢氧化铵、氢氧 化四甲基铵、乙二胺邻苯二酚、或氢氧化钾溶液)选择性蚀刻第一半导体层 20。在一些实施例中，步骤116亦修整第二半导体层25的末端部分，以减 少第二半导体层25的末端部分的厚度，并扩展空洞62的高度H2。如下所 述，扩展空洞62的高度H2可提供额外空间以容纳之后沉积其中的晶种层。 在修整之后，空洞62的高度H2与第一半导体层20的厚度H3之间的比例 可为约1.1:1至约1.4:1。若比例小于1.1:1，后续形成于空洞62中的晶种层 可能无法提供足够的表面积以利外延成长源极/漏极结构。若比例大于1.4:1， 则第二半导体层25的末端部分过薄，这会弱化全绕式栅极场效晶体管装置 的电流驱动效能。
在一些实施例中，高度H2为约6nm至约15nm。

[0079] 如图1A及图12所示，方法100的步骤118形成第一衬垫层64于第一 半导体层20与第二半导体层25的末端部分上。通过形成第一衬垫层64， 可减少空洞62的尺寸但不完全填入空洞(因为之前的步骤116扩展空洞高 度)，以保留空间用于后续沉积晶种层。第一衬垫层64亦包覆第二半导体层 25的末端部分。蚀刻第一衬垫层64可形成内侧间隔物，如下详述。因此第 一衬垫层64亦可视作内侧间隔物层。在一些实施例中，第一衬垫层64包 括介电材料如氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、氧化硅、及/或 其他合适材料如介电常数低于3.9的低介电常数介电材料。在一些实施例中， 第一衬垫层64为半导体层，其可包含硅锗或硅。在多种实施例中，第一衬 垫层64的锗原子％大于第一半导体层20的锗原子％。举例来说，第一半导 体层20可包含Si1-xGex，其中x小于约0.3，比如约0.15至约0.25。第一衬 垫层64可包含Si1-yGey，其中y大于约0.3，比如约0.35至约0.4。锗的原 子％差异可提供第一衬垫层64与第一半导体层20之间的不同氧化速率，其 优点在下述内容中会更明显。在一些实施例中，第一衬垫层64可顺应性地 外延成长于源极/漏极沟槽60中，且其外延成长的方法可为原子层沉积或任 何其他合适方法。在一些例子中，第一衬垫层64的厚度可为约0.5nm至约 3.0nm，比如约1.0nm至约2.0nm。

[0080] 如图1B及图13所示，方法100的步骤120形成第二衬垫层66于源极 /漏极沟槽60中的第一衬垫层64上。第二衬垫层66可填入空洞62。在多 种实施例中，第二衬垫层66为半导体层。举例来说，第二衬垫层66可为 未掺杂的硅层。在一些实施例中，第二衬垫层66包括非晶硅。如下详述， 可蚀刻第二衬垫层66并形成晶种，以利后续源极/漏极外延成长。因此第二 衬垫层66亦视作晶种层或半导体晶种层。在一些实施例中，第二衬垫层66 顺应性地外延成长于源极/漏极沟槽60中，其外延成长的方法可为原子层沉 积或其他合适方法。在一些例子中，第二衬垫层66的厚度可为约0.5nm至 约3.0nm，比如约1.0nm至约2.0nm。

[0081] 如图1B、图14、及图15所示，方法100的步骤122自源极/漏极沟槽60部分地移除第一衬垫层64与第二衬垫层66，以露出第二半导体层25的 末端部分。步骤122可包含蚀刻工艺。通过此蚀刻，第一衬垫层64与第二 衬垫层66实质上保留于空洞62中，因为空洞体积小。一般而言，等离子 体干蚀刻对宽平区域中的层状物的蚀刻速率较快，且对凹陷部分(如洞、凹 穴、及/或狭缝)中的层状物的蚀刻速率较慢。因此第一衬垫层64与第二衬 垫层66可保留于空洞62中。在一些实施例中，由于第一衬垫层64与第二 衬垫层66由不同材料组成，步骤122可包含多道蚀刻工艺，其采用不同蚀 刻剂针对不同材料。举例来说，步骤122先在第一蚀刻工艺中部分地移除 第二衬垫层66，并实质上保留第一衬垫层64于第二半导体层25上，如图 14所示。步骤122之后在第二蚀刻工艺中部分地移除第一衬垫层64，以露 出第二半导体层25的横向末端，如图15所示。

[0082] 如图1B及图16所示，若第一衬垫层64为半导体层(如硅锗或硅)，方 法可视情况进行步骤124以氧化第一衬垫层64成介电氧化物层。在一些实 施例中，方法100的步骤124可早于步骤122。在一些实施例中，第一衬垫 层64为硅锗或锗层，其锗原子％大于源极/漏极沟槽60中的其他半导体层 (如第二衬垫层66、第一半导体层20、与第二半导体层25)的锗原子％。举 例来说，第一半导体层20可包含Si1-xGex，其中x小于约0.3，比如约0.15 至约0.25。第一衬垫层64可包含Si1-yGey，其中y大于约0.3，比如约0.35 至约0.4。第二衬垫层66与第二半导体层25可包含硅。较高的锗原子％可 提供第一衬垫层64较快的氧化速率，因此在此氧化条件下的第一衬垫层64 氧化，而源极/漏极沟槽60中的其他半导体层维持实质上不变。在所述实施 例中，以臭氧清洁氧化第一衬垫层64，使其转换成氧化硅锗层。在氧化步 骤之后，第二衬垫层66的介电常数高于氧化的第一衬垫层64的介电常数。

[0083] 在步骤124之后，第一衬垫层64(或其氧化物)可视作内侧间隔物层， 而第二衬垫层66可视作晶种层，以求清楚与简化说明。如图16所示，内 侧间隔物层如第一衬垫层64(或其氧化物)围绕(或夹设)第二半导体层25的 横向末端，并围绕(或夹设)晶种层如第二衬垫层66。换言之，晶种层如第 二衬垫层66埋置于内侧间隔物层如第一衬垫层64(或其氧化物)中。在多种 实施例中，内侧间隔物层如第一衬垫层64(或其氧化物)的宽度W2可为约3 nm至约10nm，且高度H2可为约6nm至约15nm。晶种层如第二衬垫层66的宽度W4可为约1nm至约3nm，且高度H4可为约3nm至约12nm。 在所述实施例中，晶种层如第二衬垫层66的底部(靠近基板10)的宽度，大 于晶种层如第二衬垫层66的顶部的宽度。在所述实施例中，内侧间隔物层 如第一衬垫层64(或其氧化物)与晶种层如第二衬垫层66的末端部分，均位 于栅极侧壁间隔物55下并自牺牲栅极结构50的侧壁偏离。然而一些实施 例中内侧间隔物层如第一衬垫层64(或其氧化物)的末端部分，可延伸至牺 牲栅极结构50之下(比如直接位于牺牲栅极
54之下)，而晶种层如第二衬垫 层66的末端部分可自牺牲栅极结构50的侧壁偏离；一些其他实施例的内 侧间隔物层如第一衬垫层64(或其氧化物)与晶种层如第二衬垫层66的末端 部分均延伸至牺牲栅极结构50之下(比如直接位于牺牲栅极54之下)，端视 空洞62的深度与栅极侧壁间隔物55的厚度而定。

[0084] 如图1B、图17、及图18所示，方法100的步骤126形成源极/漏极外 延结构68于源极/漏极沟槽60中。在一实施例中，形成源极/漏极外延结构 68的步骤包括外延成长一或多个半导体层(如半导体层68a及68b)，且外延 成长方法可为分子束外延工艺、化学气相沉积工艺、及/或其他合适的外延 成长工艺。在其他实施例中，可原位或异位掺杂n型掺质或p型掺质至源 极/漏极外延结构68。举例来说，一些实施例的源极/漏极外延结构68包括 掺杂硼的硅锗，以用于形成p型场效晶体管的源极/漏极结构。在一些实施 例中，源极/漏极外延结构68包括掺杂磷的硅，以用于形成n型场效晶体管 的源极/漏极结构。在所述实施例中，步骤126先沉积半导体层68a于源极/ 漏极沟槽60中，接着沉积半导体层68b于半导体层68a上。在一些实施例 中，半导体层68a及68b中包含的掺质量不同。在一些例子中，由于掺杂 工艺的特性，半导体层68a中包含的掺质量低于半导体层68b中包含的掺 质量。在源极/漏极沟槽60中露出的不同半导体表面上(如基板10的上表面、 第二半导体层25的横向末端、以及晶种层如第二衬垫层66的侧壁)，可选 择性成长半导体层68a。晶种层如第二衬垫层66可有效增加源极/漏极沟槽 60中可外延成长的半导体表面。较大的外延成长面积有利于自不同半导体 表面直接成长的半导体层68a的部分合并的优选，并提供较少波浪的表面 用于后续外延成长半导体层68b，因此自半导体层68a直接成长的半导体层 68b实质上不含孔洞。

[0085] 如图1B及图19所示，方法100的步骤128接着形成层间介电层95于 基板上。在一些实施例中，在形成层间介电层95之前亦形成接点蚀刻停止 层90。在一些例子中，接点蚀刻停止层90包括氮化硅层、氧化硅层、氮氧 化硅层、及/或其他本技术领域已知的其他材料。接点蚀刻停止层90的形成 方法可为等离子体辅助化学气相沉积工艺及/或其他合适的沉积或氧化工艺。 在一些实施例中，层间介电层95包括的材料可为四乙氧基硅烷的氧化物、 未掺杂的硅酸盐玻璃、或掺杂的氧化硅(如硼磷硅酸盐玻璃、掺杂氟的硅酸 盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)、及/或其他合适的介电材料。层 间介电层95的沉积方法可为等离子体辅助化学气相沉积工艺或其他合适的 沉积技术。在一些实施例中，形成层间介电层
95之后，可对图19所示的 半导体装置进行高热预算工艺，以退火层间介电层95。在一些例子中，沉 积层间介电层95之后，可进行平坦化工艺以移除多余介电材料。举例来说， 平坦化工艺包含化学机械平坦化工艺，其移除牺牲栅极结构50上的层间介 电层95(与接点蚀刻停止层，若存在)的部分，并露出牺牲栅极54。

[0086] 如图1B及图20所示，方法100的步骤130接着移除牺牲栅极结构50， 以形成栅极沟槽92于通道区中。之后可形成最终栅极结构(包含高介电常数 的介电层与金属栅极)于栅极沟槽92中，如下所述。步骤130可包含一或多 道蚀刻工艺，其对牺牲栅极结构50中的材料具有选择性。举例来说，移除 牺牲栅极结构50的方法可采用选择性蚀刻工艺如选择性湿蚀刻、选择性干 蚀刻、或上述的组合。栅极沟槽92中露出鳍状物30的堆叠的第一半导体 层20与第二半导体层25。

[0087] 如图1B及图21所示，方法100的步骤132自栅极沟槽92中的鳍状物 30移除第一半导体层20，以形成第二半导体层25的纳米线。在一实施例 中，以选择性湿蚀刻工艺移除第一半导体层20。在一些实施例中，第一半 导体层20为硅锗且第二半导体层25为硅，因此可采用湿蚀刻剂(比如但不 限于氢氧化铵、氢氧化四甲基铵、乙二胺邻苯二酚、或氢氧化钾溶液)选择 性蚀刻第一半导体层20。在一些实施例中，选择性湿蚀刻包括氢氧化铵- 过氧化氢-水的混合物蚀刻。在此实施例中，由于形成内侧间隔物层如第一 衬垫层64(或其氧化物如氧化硅锗)，蚀刻第一半导体层20(如硅锗)的步骤 将止于内侧间隔物层如第一衬垫层64(或其氧化物)。由于蚀刻第一半导体 层20的步骤止于内侧间隔物层如第一衬垫层64(或其氧化物)，因此可能避 免栅极接触或桥接源极/漏极外延结构。

[0088] 如图1B及图22所示，方法100的步骤134接着形成栅极结构93。栅 极结构93可为高介电常数的介电层与金属栅极的堆叠，但其他组成亦属可 能。在一些实施例中，形成第二半导体层25的多个纳米线所提供的多通道 (目前具有间隙于通道之间，因为移除第一半导体层20)之后，形成栅极介 电层94以围绕每一通道层(比如第二半导体层25的纳米线)，并形成栅极层 96于栅极介电层94上。

[0089] 在这些实施例中，栅极介电层94包括一或多层的介电材料，比如氧化 硅、氮化硅、高介电常数的介电材料、其他合适的介电材料、及/或上述的 组合。高介电常数的介电材料的例子包括氧化铪、氧化铪硅、氮氧化铪硅、 氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪-氧化 铝合金、其他合适的高介电常数的介电材料、及/或上述的组合。在一些实 施例中，栅极介电层94包括界面层形成于通道层与介电材料之间。栅极介 电层
94的形成方法可为化学气相沉积、原子层沉积、或任何合适方法。在 一实施例中，栅极介电层94的形成方法采用高顺应性的沉积工艺如原子层 沉积，以确保形成的栅极介电层在每一通道层周围具有一致厚度。在一实 施例中，栅极介电层94的厚度为约1nm至约6nm。

[0090] 栅极层96形成于栅极介电层94上，以围绕每一通道层。栅极层96包 含一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮 化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝、氮化钛铝、碳氮化 钽、碳化钽、氮化钽硅、金属合金、其他合适材料、及/或上述的组合。栅 极层96的形成方法可为化学气相沉积、原子层沉积、电镀、或其他合适方 法。栅极层96亦沉积于层间介电层95的上表面上。接着采用化学机械平 坦化等方法平坦化层间介电层95上的栅极介电层与栅极层，直到露出层间 介电层95的上表面。

[0091] 在平坦化步骤之后使栅极层96凹陷，并形成盖绝缘层98于凹陷的栅 极层96上。盖绝缘层98包括一或多层氮化硅为主的材料，比如氮化硅。 盖绝缘层98的形成方法，可为沉积绝缘材料之后进行平坦化步骤。

[0092] 在本发明这些实施例中，一或多个功函数调整层(未图示)可夹设于栅极 介电层94与栅极层96之间。功函数调整层的组成可为导电材料如单层的 氮化钛、氮化钽、碳化钽铝、碳化钛、碳化钽、钴、铝、钛铝、铪钛、钛 硅化物、钽硅化物、或碳化钛铝，或两种或更多上述材料的多层。对n型 通道场效晶体管而言，氮化钽、碳化钽铝、氮化钛、碳化钛、钴、钛铝、 铪钛、钛硅化物、与钽硅化物的一或多者可作为功函数调整层。对p型通 道场效晶体管而言，碳化钛铝、铝、钛铝、氮化钽、碳化钽铝、氮化钛、 碳化钛、与钴的一或多者可作为功函数调整层。功函数调整层的形成方法 可为原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀、或其他合 适工艺。此外，可分别形成n型通道场效晶体管与p型场效晶体管所用的 功函数调整层，因此其可采用不同金属层。

[0093] 可对图22所示的半导体装置进行额外工艺，以形成本技术领域已知的 多种结构与区域。举例来说，后续工艺可形成接点开口、接点金属、以及 多种接点/通孔/线路与多层内连线结构(比如金属层与层间介电层)于基板上， 其设置为连接多种结构以形成含一或多个多栅极装置的功能电路。在其他 例子中，多层内连线可包含垂直内连线如通孔或接点，以及水平内连线如 金属线路。多种内连线结构可采用多种导电材料，包括铜、钨、及/或硅化 物。在其他例子中，采用镶嵌及/或双镶嵌工艺以形成铜相关的多层内连线 结构。此外，可在方法100之前、之中、与之后实施额外工艺步骤，且方 法100的多种实施例可置换或省略一些上述工艺步骤。

[0094] 本发明的一或多个实施例可提供优点至半导体装置与其形成方法，但 不局限于此。举例来说，本发明实施例提供的晶种层埋置于内侧间隔物层 中，可在源极/漏极沟槽中提供较大的半导体面积，以利源极/漏极外延成长， 进而改善源极/漏极外延结构的品质。内侧间隔物层亦可提供源极/漏极区与 栅极堆叠之间的隔离。此外，内侧间隔物层与晶种层的形成方法可简单整 合至现存的半导体制作工艺。

[0095] 本发明一例示性的实施例关于半导体装置的制造方法。方法包括形成 鳍状结构，其具有多个第一半导体层与多个第二半导体层交错堆叠；形成 牺牲栅极结构于鳍状结构上；蚀刻牺牲栅极结构不覆盖的鳍状结构的源极/ 漏极区，以形成源极/漏极沟槽；经由源极/漏极沟槽横向蚀刻第一半导体层； 形成内侧间隔物层于源极/漏极沟槽中的蚀刻后的第一半导体层的至少横向 末端上；形成晶种层于内侧间隔物层上；以及成长源极/漏极外延层于源极/ 漏极沟槽中，其中源极/漏极外延层的成长步骤包括自晶种层成长源极/漏极 外延层。在一些实施例中，晶种层部分地埋置于内侧间隔物层中。在一些 实施例中，形成内侧间隔物层的步骤包括：沉积内侧间隔物层于源极/漏极 沟槽中，以覆盖第二半导体层的横向末端；以及部分地移除内侧间隔物层， 以露出第二半导体层的横向末端。在一些实施例中，形成晶种层的步骤包 括；外延成长晶种层于内侧间隔物层上，其中晶种层覆盖第二半导体层的 横向末端；以及自第二半导体层的横向末端部分地移除晶种层。在一些实 施例中，方法还包括在形成晶种层之后，氧化内侧间隔物层。在一些实施 例中，成长源极/漏极外延层的步骤包括：自晶种层直接成长第一外延层； 以及自第一外延层成长第二外延层，其中第二外延层的掺质浓度高于第一 外延层的掺质浓度。在一些实施例中，内侧间隔物层包括锗。在一些实施 例中，晶种层包括未掺杂的硅。在一些实施例中，晶种层包括非晶硅。在 一些实施例中，方法还包括移除牺牲结构，以形成栅极沟槽；自栅极沟槽 移除第一半导体层，以露出栅极沟槽中的第二半导体层；以及形成金属栅 极结构以接合露出的第二半导体层。

[0096] 本发明另一例示性的实施例关于半导体装置的制造方法。方法包括形 成自基板凸起的鳍状物，且鳍状物具有多个牺牲层与多个通道层，其中牺 牲层与通道层交错配置；自鳍状物的源极/漏极区移除牺牲层与通道层，以 形成源极/漏极沟槽；沉积第一半导体层于源极/漏极沟槽中；沉积第二半导 体层于第一半导体层上；部分地移除第一半导体层与第二半导体层，以露 出源极/漏极沟槽中的通道层；氧化第一半导体层；以及自第二半导体层外 延成长外延成长源极/漏极结构。在一些实施例中，第二半导体层的介电常 数高于氧化的第一半导体层的介电常数。在一些实施例中，第一半导体层 包括硅锗，而第二半导体层包括硅。在一些实施例中，部分地移除第一半 导体层与第二半导体层之后，第一半导体层围绕第二半导体层的保留部分。 在一些实施例中，沉积第一半导体层与沉积第二半导体层的步骤均包含外 延成长工艺。在一些实施例中，方法还包括：自鳍状物的通道区移除牺牲 层，以形成栅极沟槽；以及形成栅极结构以接合栅极沟槽中的通道层。

[0097] 本发明又一例示性的实施例关于多栅极半导体装置。多栅极半导体装 置包括通道膜，位于基板上；栅极结构，接合通道膜；源极/漏极外延结构， 与通道膜相邻；内侧间隔物层，夹设于栅极结构与源极/漏极外延结构之间； 以及半导体层，夹设于内侧间隔物层与源极/漏极外延结构之间。在一些实 施例中，半导体层埋置于内侧间隔物层中。在一些实施例中，半导体层物 理接触源极/漏极结构。在一些实施例中，内侧间隔物层围绕通道膜的横向 末端，而通道膜的横向末端的厚度小于通道膜的中心部分的厚度。

[0098] 上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术 领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构 以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应 理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的 构思与范围的前提下进行改变、替换、或变动。