一种半导体器件及形成方法

摘要

本发明实施例提供了一种半导体器件及形成方法。在本发明实施例中，通过采用不同的工艺参数多次刻蚀牺牲层，以使所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的位置接近，避免了由于第一凹槽和第二凹槽中的牺牲层的尺寸不同导致的对所述牺牲层的刻蚀速率不同的情况，使得在后续工艺中作为去除隔离层的掩膜的牺牲层在第一凹槽和第二凹槽中的上表面的位置接近，进而可以确保在第一凹槽和第二凹槽中的隔离层的上表面位置接近。由此能够控制在第一凹槽和第二凹槽中形成的PMOS和NMOS的栅极结构承受的阈值电压保持在合理的范围，避免出现电压过大或者过低导致半导体器件失效，能够提高半导体器件的可靠性。

权利要求

1.一种半导体器件的形成方法，其特征在于，所述方法包括：提供前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；

在所述隔离层上形成牺牲层，其中，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度接近；

去除预定区域隔离层，其中，所述预定区域隔离层包含部分未被所述牺牲层覆盖的隔离层。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度差小于或等于10纳米。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述预定区域隔离层为高度高于所述牺牲层的隔离层。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述在所述隔离层上形成牺牲层包括：在所述隔离层上形成填充所述第一凹槽和所述第二凹槽的牺牲层；

交替采用不同的工艺参数多次刻蚀所述牺牲层。

5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述交替采用不同的工艺参数多次刻蚀所述牺牲层具体为：在等离子体刻蚀工艺中，交替采用不同的脉冲偏置电压刻蚀所述牺牲层。

6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述交替采用不同的脉冲偏置电压刻蚀所述牺牲层具体为：采用第一脉冲偏置电压刻蚀所述牺牲层，以使所述牺牲层的上表面低于所述隔离层的上表面；

交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层。

7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层具体为：采用第二脉冲偏置电压在第一凹槽和第二凹槽中形成聚合物层，所述第二凹槽中的聚合物层的厚度大于所述第一凹槽中的聚合物层的厚度；

采用第三脉冲偏置电压刻蚀所述聚合物层和所述牺牲层；

其中所述第二脉冲偏置电压的占空比小于所述第三脉冲偏置电压的占空比。

8.根据权利要求6或7所述的半导体器件的形成方法，其特征在于，所述第二脉冲偏置电压的占空比为10％-45％，所述第三脉冲偏置电压的占空比为55％-100％。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述方法还包括：去除所述牺牲层；以及

在所述第一凹槽和所述第二凹槽中分别形成第一栅极堆叠结构和第二栅极堆叠结构。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。

11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层包括依次叠置的高K介质层和功函数层。

12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。

13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅极堆叠结构和所述第二栅极堆叠结构的宽度小于30nm。

14.一种半导体器件，其特征在于，所述半导体器件包括：前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；

其中，所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度接近所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度接近通过在所述第一凹槽和所述第二凹槽中形成高度接近的牺牲层实现。

15.根据权利要求14所述的半导体器件，其特征在于，所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度差小于或等于10纳米。

16.根据权利要求14所述的半导体器件，其特征在于，所述隔离层包括依次叠置的高K介质层和功函数层。

17.根据权利要求16所述的半导体器件，其特征在于，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。

18.根据权利要求14所述的半导体器件，其特征在于，所述半导体器件包括：第一栅极堆叠结构，形成在所述第一凹槽中；

第二栅极堆叠结构；形成在所述第二凹槽中。

19.根据权利要求18所述的半导体器件，其特征在于，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。

说明书

一种半导体器件及形成方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。

背景技术

[0002] 随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。

发明内容

[0003] 有鉴于此，本发明实施例提供了一种半导体器件及形成方法，以提高半导体器件的可靠性。

[0004] 第一方面，本发明实施例提供一种半导体器件的形成方法，本发明实施例所述的半导体器件的形成方法包括：

[0005] 提供前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；

[0006] 在所述隔离层上形成牺牲层，其中，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度接近；

[0007] 去除预定区域隔离层，其中，所述预定区域隔离层包含部分未被所述牺牲层覆盖的隔离层。

[0008] 进一步地，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度差小于或等于10纳米。

[0009] 进一步地，所述预定区域隔离层为高度高于所述牺牲层的隔离层。

[0010] 进一步地，所述在所述隔离层上形成牺牲层包括：

[0011] 在所述隔离层上形成填充所述第一凹槽和所述第二凹槽的牺牲层；

[0012] 交替采用不同的工艺参数多次刻蚀所述牺牲层。

[0013] 进一步地，所述交替采用不同的工艺参数多次刻蚀所述牺牲层具体为：

[0014] 在等离子体刻蚀工艺中，交替采用不同的脉冲偏置电压刻蚀所述牺牲层。

[0015] 进一步地，所述交替采用不同的脉冲偏置电压刻蚀所述牺牲层具体为：

[0016] 采用第一脉冲偏置电压刻蚀所述牺牲层，以使所述牺牲层的上表面低于所述隔离层的上表面；

[0017] 交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层。

[0018] 进一步地，所述交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层具体为：

[0019] 采用第二脉冲偏置电压在第一凹槽和第二凹槽中形成聚合物层，所述第二凹槽中的聚合物层的厚度大于所述第一凹槽中的聚合物层的厚度；

[0020] 采用第三脉冲偏置电压刻蚀所述聚合物层和所述牺牲层；

[0021] 其中所述第二脉冲偏置电压的占空比小于所述第三脉冲偏置电压的占空比。

[0022] 进一步地，所述第二脉冲偏置电压的占空比为10％-45％，所述第三脉冲偏置电压的占空比为55％-100％。

[0023] 进一步地，所述方法还包括：

[0024] 去除所述牺牲层；以及

[0025] 在所述第一凹槽和所述第二凹槽中分别形成第一栅极堆叠结构和第二栅极堆叠结构。

[0026] 进一步地，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。

[0027] 进一步地，所述隔离层包括依次叠置的高K介质层和功函数层。

[0028] 进一步地，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。

[0029] 进一步地，所述第一栅极堆叠结构和所述第二栅极堆叠结构的宽度小于30nm。

[0030] 另一方面，本发明实施例提供一种半导体器件，所述半导体器件包括：

[0031] 前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；

[0032] 其中，所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度接近所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度接近通过在所述第一凹槽和所述第二凹槽中形成高度接近的牺牲层实现。

[0033] 进一步地，所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度差小于或等于10纳米。

[0034] 进一步地，所述隔离层包括依次叠置的高K介质层和功函数层。

[0035] 进一步地，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。

[0036] 进一步地，所述半导体器件包括：

[0037] 第一栅极堆叠结构，形成在所述第一凹槽中；

[0038] 第二栅极堆叠结构；形成在所述第二凹槽中。

[0039] 进一步地，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。

[0040] 在本发明实施例中，通过采用不同的工艺参数多次刻蚀牺牲层，以使所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的位置接近，避免了由于第一凹槽和第二凹槽中的牺牲层的尺寸不同导致的对所述牺牲层的刻蚀速率不同的情况，使得在后续工艺中作为去除隔离层的掩膜的牺牲层在第一凹槽和第二凹槽中的上表面的位置接近，进而可以确保在第一凹槽和第二凹槽中的隔离层的上表面位置接近。由此能够控制在第一凹槽和第二凹槽中形成的PMOS和NMOS的栅极结构承受的阈值电压保持在合理的范围，避免出现电压过大或者过低导致半导体器件失效，能够提高半导体器件的可靠性。

附图说明

[0041] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

[0042] 图1-图3是对比例的半导体器件的形成方法的各步骤的示意图；

[0043] 图4-图5对比例的半导体器件的形成方法所形成的半导体器件的显微照片；

[0044] 图6是本发明实施例的半导体器件的形成方法的流程图；

[0045] 图7-图15是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图；

[0046] 图16和图17是本发明实施例的半导体器件的形成方法所形成的半导体器件的显微照片；

[0047] 图18是本发明实施例的半导体器件的结构示意图。

具体实施方式

[0048] 以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

[0049] 此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

[0050] 除非上下文明确要求，否则在本发明的描述中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。

[0051] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。

[0052] 在本发明的描述中，除非另有说明，集成电路通常意在于包括建立在半导体衬底上的集成电路组件，无论所述组件是否一起耦接成电路或者是否能够被互连。贯穿说明书，术语“层”在其最广泛的意义上被使用，从而包括膜、盖层或类似，并且一个层可以包括多个子层。此外，提及薄膜形成的传统技术可以包括原位生长膜。例如，在一些实施例中，可以通过将硅表面暴露在氧气中或者暴露在加热的腔室的湿气中来获得氧化物得到希望的厚度的受控的生长。

[0053] 贯穿说明书提及用于选择性地去除多晶硅、氮化硅、二氧化硅、金属、光致抗蚀剂、聚酰亚胺或类似材料的半导体制造领域中已知的传统蚀刻技术包括例如湿化学蚀刻、反应离子(等离子体)蚀刻(RIE)、洗涤、湿清洗、预清洗、喷淋清洗、化学机械研磨工艺(Chemical Mechanical Polishing，CMP)以及类似的工艺。这里参照这种工艺的例子对特定的实施例进行描述。然而，本公开以及对于特定沉积技术的参照不应当限于所描述的。在一些例子中，两种这样的技术可以互换。例如，剥离光致抗蚀剂可以包括将样本浸泡在湿化学浴中或可代替地将湿化学品直接喷涂在样本上。

[0054] “占空比(Duty Cycle，DC)”是指在一个脉冲周期内设备通电时间相对于总时间所占的比例。也就是高电平所占周期时间与整个周期时间的比例。具体可以通过控制设备的脉冲偏置电压、设备的电流或者功率等参数来实现。因为在设备中，脉冲偏置电压、电流以及功率等参数是互相关联的，在本申请实施例中，以脉冲偏置电压的占空比来体现设备的工作状态，应理解，也可以采用电流等其他参数来体现。在本申请实施例中，等离子设备在高占空比下会执行刻蚀工艺，在低占空比下会执行聚合物沉积工艺。

[0055] 半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。现有常用的半导体器件包括互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)。CMOS中包括P型金属氧化物场效应晶体管(P-Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS)和N型金属氧化物场效应晶体管(N-Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS)两种不用类型的晶体管。
在不同的应用场景下，例如在静态随机存取存储器(Static Random-Access Memory，SRAM)中，由于电路结构的需要，PMOS和NMOS两种晶体管所承受的阈值电压不同。通常，NMOS与PMOS相比需要承受更大的电压，因此在形成PMOS和NMOS的过程中，控制NMOS的栅极的宽度大于PMOS的栅极宽度，由此，可以避免NMOS被击穿，提高半导体器件的可靠性。此外，也会通过在PMOS和NMOS的栅极结构的底部形成厚度不同的功函数层来控制阈值电压。

[0056] 图1-图3是对比例的半导体器件的形成方法的各步骤的示意图。参考图1-图3，所述对比例的半导体器件的形成方法包括如下步骤：

[0057] 步骤S1、提供前端器件层1。

[0058] 参考图1，所述前端器件层1包括介质层3，所述介质层3中形成有多个第一凹槽P和多个第二凹槽N，所述第一凹槽P和所述第二凹槽N的侧壁和底面上形成有隔离层4，所述第一凹槽P中的侧壁上的隔离层之间的距离小于所述第二凹槽N中的侧壁上的隔离层4之间的距离。

[0059] 步骤S2、在所述隔离层上形成填充所述第一凹槽P和所述第二凹槽N的牺牲层5。

[0060] 参考图1，形成牺牲层5。

[0061] 步骤S3、刻蚀所述牺牲层5。

[0062] 参考图2，具体采用等离子刻蚀工艺回刻蚀所述牺牲层5，至露出部分隔离层4。

[0063] 步骤S4、去除未被所述牺牲层5覆盖的隔离层4。

[0064] 参考图3，具体采用刻蚀工艺，以牺牲层5为掩膜刻蚀所述隔离层。

[0065] 在对比例的半导体器件的形成方法中，先在第一凹槽和第二凹槽中形成隔离层，再形成填充隔离层之间的第一凹槽和第二凹槽的牺牲层，然后将牺牲层刻蚀预定的深度，以此牺牲层作为保护下半部分隔离层的作用，而后用湿法刻蚀工艺或干法刻蚀工艺去掉上半部分的隔离层，最后去掉牺牲层，即在介质层中形成了上半部分开口大下半部分开口小的结构。增大了后续在第一凹槽和第二凹槽中形成栅极结构的工艺窗口，增大栅极结构上部的特征尺寸，能够提高栅极的控制能力。

[0066] 然而，在对比例的半导体器件的形成方法中，由于第一凹槽P中的侧壁上的隔离层之间的距离小于所述第二凹槽N中的侧壁上的隔离层4之间的距离，在采用等离子体刻蚀的过程中，刻蚀粒子进入第一凹槽的数量小于第二凹槽的数量，这会导致对第一凹槽P内部的牺牲层5的刻蚀速率小于对第二凹槽N内部的牺牲层5的刻蚀速率。导致刻蚀结束后第一凹槽P中的牺牲层的高度大于第二凹槽N中的牺牲层的高度。进而导致了最终形成的第一凹槽P中的隔离层和第二凹槽N中的隔离层的高度差较大。图4和图5是对比例的半导体器件的形成方法所形成的半导体器件的显微照片。其中，图4是第一凹槽P的显微照片，图5是第二凹槽N的显微照片，图4中第一凹槽P的侧壁的隔离层的高度为273埃，而图5中第二凹槽N的侧壁的隔离层的高度为169埃。在对比例中，第一凹槽P和第二凹槽N中的隔离层的高度相差104埃。这使得后续再第一凹槽P中形成的栅极结构的电阻过大。因此，对比例的半导体器件的形成方法导致半导体器件的可靠性较差。

[0067] 有鉴于此，本发明实施例提供了一种半导体器件的形成方法，能够减小第一凹槽和第二凹槽中的隔离层的高度差，提高半导体器件的可靠性。在本发明实施例中，以形成CMOS为例进行说明，进一步地，本发明实施例的方法可用于形成14nm工艺节点及以下的CMOS，例如形成工艺节点为14nm或者工艺节点为7nm的CMOS，进一步地，本发明实施例的方法所形成的CMOS的方法同样也可以用于形成SRAM等其他半导体器件。

[0068] 图6是本发明实施例的半导体器件的形成方法的流程图。如图6所示，本发明实施例的半导体器件的形成方法包括如下步骤：

[0069] 步骤S100、提供前端器件层。所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离。

[0070] 步骤S200、在所述隔离层上形成牺牲层。其中，所述第一凹槽和所述第二凹槽中的所述牺牲层的高度接近。

[0071] 步骤S300、去除预定区域隔离层。其中，所述预定区域隔离层的侧壁未被所述牺牲层覆盖。

[0072] 在一种可选的实现方式中，本发明实施例所述的半导体器件的形成方法还包括如下步骤：

[0073] 步骤S400、去除所述牺牲层。

[0074] 步骤S500、在所述第一凹槽和所述第二凹槽中分别形成第一栅极堆叠结构和第二栅极堆叠结构。

[0075] 图7-图15是本发明实施例的半导体器件的形成方法的流程图。

[0076] 参考图7，在步骤S100中，提供前端器件层10。

[0077] 所述前端器件层包括介质层112，所述介质层12中形成有多个第一凹槽13和多个第二凹槽14，所述第一凹槽13和所述第二凹槽14的侧壁和底面上形成有隔离层15，所述第一凹槽13中的侧壁上的隔离层15之间的距离小于所述第二凹槽14中的侧壁上的隔离层15之间的距离。

[0078] 介质层12的材料可以为二氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC)。在本实施例中，介质层12的材料为二氧化硅。

[0079] 所述第一凹槽13的宽度小于所述第二凹槽14的宽度，其中，第一凹槽13和第二凹槽14的宽度分别为图7所示的截面中第一凹槽和第二凹槽两侧的介质层间的距离。其中，所述第一凹槽13用于后续工艺中在其中形成PMOS的栅极结构，所述第二凹槽14用于后续工艺中在其中形成NMOS的栅极结构。进一步地，所述第一凹槽和所述第二凹槽的宽度小于30nm。

[0080] 所述隔离层15用于控制后续在第一凹槽13和第二凹槽14中形成的PMOS的NMOS的栅极结构的阈值电压，同时，还可以减小PMOS和NMOS的栅极结构和源漏区之间的寄生电容。

[0081] 所述隔离层15包括依次叠置的高K介质层15a和功函数层15b。其中，所述高K介质层15a的材料可以是氧化铪(HfO2)、氧化镧(La2O3)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、钛酸锶钡(Ba1-xSrxTiO3，BST)、氧化钡钛(BaTiO3)、氧化锶钛(SrTiO3)、氧化钇(Y2O3)、氧化铝(Al2O3)中的至少一种。在本发明实施例中，高K介质层15a的厚度为5埃-25埃。

[0082] 所述功函数(Work Function，WF)层15b的材料可以是钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)及其导电氧化物、以及铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)及其合金的一种或多种。在本发明实施例中，功函数层15b的厚度为5埃-50埃。

[0083] 所述第一凹槽13中的功函数层15b的厚度大于所述第二凹槽14中的功函数层15b的厚度。因为在半导体器件运行过程中PMOS承受的电压小于NMOS，因此，通过在PMOS的栅极结构底部形成比NMOS底部更厚的功函数层，以减小PMOS的栅极结构上的阈值电压。

[0084] 参考图7-图12，在步骤S200中，在所述隔离层15上形成牺牲层20。其中，所述第一凹槽13和所述第二凹槽14中的所述牺牲层20的高度接近。

[0085] 具体地，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度差小于或等于10纳米。

[0086] 所述牺牲层20在后续工艺中用作刻蚀隔离层15的掩膜。在一种可选的实现方式中，第一凹槽13和所述第二凹槽14中的所述牺牲层20的上表面的高度差小于7nm。

[0087] 具体地，形成所述牺牲层包括如下步骤：

[0088] 步骤S201、在所述隔离层上形成填充所述第一凹槽和所述第二凹槽的牺牲层。

[0089] 所述牺牲层20的材料为有机介质层(Organic Dielectrical Layer，ODL)或底部抗反射涂层(Bottom Anti-reflective Coating，BARC)等。在本实施例中，牺牲层20的材料为底部抗反射涂层。

[0090] 牺牲层20形成方法包括旋涂、滴涂、刷涂等。在本实施例中，采用旋涂的方式形成所述牺牲层20。

[0091] 步骤S202、交替采用不同的工艺参数多次刻蚀所述牺牲层。

[0092] 具体地，参考图8-图12，交替采用不同的工艺参数多次刻蚀所述牺牲层，以使所述第一凹槽13和所述第二凹槽14中的所述牺牲层20的上表面的位置接近。

[0093] 具体可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述牺牲层。且刻蚀过程中通过改变工艺参数交替多次刻蚀所述牺牲层20。

[0094] 在一种可选的实现方式中，所述交替采用不同的工艺参数多次刻蚀所述牺牲层20为在等离子体刻蚀工艺中，交替采用不同的脉冲偏置电压刻蚀所述牺牲层20。

[0095] 进一步地，所述交替采用不同的脉冲偏置电压刻蚀所述牺牲层20具体包括如下步骤：

[0096] 步骤S210、采用第一脉冲偏置电压刻蚀所述牺牲层，以使所述牺牲层的上表面低于所述隔离层的上表面。

[0097] 步骤S220、交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层。

[0098] 其中，所述第一脉冲偏置电压、第二脉冲偏置电压和第三脉冲偏置电压的占空比不同。

[0099] 参考图8，在步骤S210中，采用第一脉冲偏置电压刻蚀所述牺牲层20，以使所述牺牲层20的上表面低于所述隔离层15的上表面。

[0100] 具体地，采用对所述牺牲层20的刻蚀速率大于对所述隔离层15的刻蚀工艺回刻蚀所述牺牲层20。以使得第一凹槽13和第二凹槽14中的牺牲层20一部分被去除。在第一凹槽13和第二凹槽14的牺牲层20上形成深度较小的开口。由于第一凹槽13和第二凹槽14的牺牲层20上形成的开口的宽度不同，在后续工艺中根据开口宽度对刻蚀速率的影响控制刻蚀参数，以使最终形成的第一凹槽13和第二凹槽14的牺牲层20的高度接近。

[0101] 具体采用等离子体刻蚀工艺刻蚀所述牺牲层20，采用第一脉冲偏置电压刻蚀所述牺牲层20，具体地，第一脉冲偏置电压的占空比的数值范围为55％-100％。在本实施例中，以控制设备的脉冲偏置电压周期性变化来控制等离子刻蚀设备的占空比。在本实施例中，第一脉冲偏置电压的占空比为100％。进一步地，刻蚀气体可以是氮气(N2)、氢气(H2)、甲烷(CH4)、四氯硅烷(SiCl4)、氟甲烷(CH3F)以及二氟甲烷(C2 H2F2)中的一种或多种组合。在本实施例中，刻蚀气体为氮气、氢气、甲烷的组合气体。

[0102] 参考图9-图12，在步骤S220中，交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层20。

[0103] 具体地，所述交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层20具体包括如下步骤：

[0104] 步骤S221、采用第二脉冲偏置电压在第一凹槽和第二凹槽中形成聚合物层，所述第二凹槽中的聚合物层的厚度大于所述第一凹槽中的聚合物层的厚度。

[0105] 步骤S222、采用第三脉冲偏置电压刻蚀所述聚合物层和所述牺牲层。

[0106] 其中所述第二脉冲偏置电压的占空比小于所述第三脉冲偏置电压的占空比。所述步骤S221和步骤S222交替多次进行。也就是在执行步骤S221和步骤S222后再循环执行步骤S221和步骤S222。直至牺牲层20达到预定的高度。

[0107] 参考图9，在步骤S221中，采用第二脉冲偏置电压在第一凹槽13和第二凹槽14中形成聚合物层30，所述第二凹槽13中的聚合物层30b的厚度大于所述第一凹槽中14的聚合物层30a的厚度。

[0108] 具体地，本实施例中形成聚合物层的方法被称为等离子体聚合，所述等离子体聚合是一种用等离子体使气体分子聚合的方法。等离子体聚合是利用等离子体放电把单体电离离解，使其产生各类活性种，由这些活性种之间或活性种与单体之间进行加成反应形成聚合膜。

[0109] 具体地，形成聚合物层的工艺是在步骤S210的工艺参数基础上，采用低占空比的脉冲偏置电压。具体地，所述第二脉冲偏置电压的占空比为10％-45％。在本实施例中，第二脉冲偏置电压的占空比为30％。通入气体可以是进一步地，沉积过程通入的气体可以是氮气、氢气、甲烷、四氯硅烷、氟甲烷以及二氟甲烷中的一种或多种组合。在本实施例中，沉积过程通入的气体为氮气、氢气、甲烷的组合气体。

[0110] 在相同的等离子体刻蚀设备中，在步骤S210采用高占空比时对牺牲层20起到刻蚀作用，而在本步骤中，采用低占空比的脉冲偏置电压，并通入特定的气体，在牺牲层20上形成聚合物层30。由于在步骤S210中形成的第一凹槽的开口小于第二凹槽的开口，由于第一凹槽13上方的开口较小，进入第一凹槽13上方开口的气体较少，这会导致形成聚合物的气体在第一凹槽的开口内形成聚合物的速率较小。使得最终在第一凹槽13中形成的聚合物层30a的厚度小于在第二凹槽14中形成的聚合物层30b。

[0111] 参考图10，步骤S222、采用第三脉冲偏置电压刻蚀所述聚合物层30和所述牺牲层20。

[0112] 采用高占空比的脉冲偏置电压刻蚀所述聚合物层30。具体地，所述第三脉冲偏置电压的占空比为55％-100％。在本实施例中，第三脉冲偏置电压的占空比为90％。

[0113] 参考图11和图12，继续交替执行步骤S221和步骤S222，直到形成如图12所示的第一凹槽和第二凹槽中的牺牲层到预定的尺寸，且第一凹槽和第二凹槽中的牺牲层的上表面基本在同一水平高度的结构。

[0114] 在本步骤中，通过采用高占空比的脉冲偏置电压对牺牲层20进行等离子体刻蚀，与在步骤S210中刻蚀牺牲层的原理相同，对宽度较小的第一凹槽13中的聚合物层30a和牺牲层20的刻蚀速率会小于对宽度较大的第二凹槽14的刻蚀速率。但由于在步骤S221中在第一凹槽13中形成的聚合物层30a的厚度小于在第二凹槽14中形成的聚合物层30b。通过控制对第二凹槽14和对第一凹槽13中的聚合物刻蚀速度的比略小于在步骤S210中在第二凹槽和在第一凹槽中形成聚合物的速率比，会使得在刻蚀去除第一凹槽13中聚合物层30a时，第二凹槽14中聚合物层30b还没有完全去除。也就是说，在本过程中，对第一凹槽13的刻蚀速率小于第二凹槽14的刻蚀速率，第一凹槽13的聚合物层30a的厚度也小于第二凹槽中的聚合物层30b的厚度，因此，在本步骤结束时，第一凹槽13中的牺牲层20被去除的厚度和第二凹槽14中的牺牲层20被去除的厚度接近。

[0115] 在本实施例中，在等离子体刻蚀设备中，交替高占空比和低占空比的脉冲偏置电压，在第一凹槽和第二凹槽中交替进行步骤S221和步骤S222，能够使得每次步骤S221和步骤S222执行之后第一凹槽和第二凹槽中牺牲层被去除的尺寸接近。在多次执行步骤S221和步骤S222后使得第一凹槽和第二凹槽中的牺牲层20的上表面的位置接近。避免了对比例中第一凹槽和第二凹槽中的牺牲层20的高度差较大的情况，从而避免了后续工艺中形成的隔离层15的高度差过大，确保了半导体器件的可靠性。

[0116] 参考图13，在步骤S300中，去除预定区域隔离层15。其中，所述预定区域隔离层15的侧壁未被所述牺牲层覆盖。

[0117] 具体地，所述预定区域隔离层为高度高于所述牺牲层的隔离层。可以采用湿法刻蚀或干法刻蚀工艺以牺牲层为掩膜刻蚀所述隔离层。具体采用对牺牲层的选择比较高的刻蚀工艺刻蚀所述隔离层，也就是说采用对牺牲层的刻蚀速率小于对隔离层的刻蚀速率的刻蚀工艺。

[0118] 具体可以采用湿法刻蚀工艺，可以采用包括以下组合物中的至少一种形成刻蚀溶液，例如，去离子水、氨水和过氧化氢的组合物；硫酸、过氧化氢和去离子水的组合物；磷酸、乙酸和硝酸的组合物；盐酸、过氧化氢和去离子水的组合物；盐酸、氢氟酸和去离子水的组合物；硫酸、氢氟酸和去离子水的组合物；氢氟酸和去离子水的组合物；磷酸、氢氟酸和去离子水的组合物；氟化铵、氢氟酸和去离子水的组合物；盐酸、硝酸和去离子水的组合物等。

[0119] 参考图14，在步骤S400中，去除所述牺牲层20。

[0120] 具体地，可以采用等离子体刻蚀的工艺去除所述牺牲层20，可以参考步骤S210或步骤S222去除所述牺牲层20，在此不再赘述。

[0121] 参考图15，在步骤S500中，在所述第一凹槽13和所述第二凹槽14中分别形成第一栅极堆叠结构40a和第二栅极堆叠结构40b。

[0122] 具体地，所述第一栅极堆叠结构40a用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构40b用作N型金属氧化物晶体管的栅极结构。进一步地，所述第一栅极堆叠结构和所述第二栅极堆叠结构的宽度小于10nm。

[0123] 图16和图17是本发明实施例的半导体器件的形成方法所形成的半导体器件的显微照片。其中，图16是第一凹槽P的显微照片，图17是第二凹槽N的显微照片，图16中第一凹槽13的侧壁的隔离层的高度为164埃，而图17中第二凹槽14的侧壁的隔离层的高度为127埃。在对比例中，第一凹槽13和第二凹槽14中的隔离层的高度相差37埃。由此可见，与对比例相比，本发明实施例的形成方法使得隔离层的高度差减小。由此能够控制在第一凹槽和第二凹槽中形成的PMOS和NMOS的栅极结构承受的阈值电压保持在合理的范围，避免出现电压过大或者过低导致半导体器件失效，提高半导体器件的可靠性。提高半导体器件的可靠性。

[0124] 在后续工艺中，在第一栅极堆叠结构40a和第二栅极堆叠结构40b的两侧的基底11中通过离子注入或外延生长的工艺形成源漏区、连接源漏区的电极以及将源漏区电连接到其他半导体结构上的互连结构等，并进行封装，以形成完整的半导体器件。

[0125] 在本发明实施例中，通过采用不同的工艺参数多次刻蚀牺牲层，以使所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的位置接近，避免了由于第一凹槽和第二凹槽中的牺牲层的尺寸不同导致的对所述牺牲层的刻蚀速率不同的情况，使得在后续工艺中作为去除隔离层的掩膜的牺牲层在第一凹槽和第二凹槽中的上表面的位置接近，进而可以确保在第一凹槽和第二凹槽中的隔离层的上表面位置接近。由此能够控制在第一凹槽和第二凹槽中形成的PMOS和NMOS的栅极结构承受的阈值电压保持在合理的范围，避免出现电压过大或者过低导致半导体器件失效，能够提高半导体器件的可靠性。

[0126] 另一方面，本发明实施例提供一种半导体器件其特征在于，所述半导体器件包括：前端器件层。

[0127] 所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离。

[0128] 其中，所述第一凹槽和所述第二凹槽中的隔离层的高度接近。

[0129] 参考图18，本发明实施例所述的半导体器件包括：前端器件层。

[0130] 所述前端器件层10’包括介质层12’，所述介质层12’中形成有多个第一凹槽13’和多个第二凹槽14’，所述第一凹槽13’和所述第二凹槽14’的侧壁和底面上形成有隔离层15，所述第一凹槽13’中的侧壁上的隔离层15之间的距离小于所述第二凹槽14’中的侧壁上的隔离层15之间的距离。

[0131] 其中，所述第一凹槽13’和所述第二凹槽14’中的隔离层15’的高度接近。

[0132] 所述隔离层15’包括依次叠置的高K介质层15a’和功函数层15b’。进一步地，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。

[0133] 所述第一凹槽13’和所述第二凹槽14’中的所述隔离层的上表面的高度接近通过在所述第一凹槽13’和所述第二凹槽14’中形成高度接近的牺牲层实现。

[0134] 进一步地，所述第一凹槽13’和所述第二凹槽14’中的所述牺牲层的上表面的高度差小于或等于10纳米。

[0135] 在一种可选的实现方式中，本发明实施例的半导体器件还包括第一栅极堆叠结构和第二栅极堆叠结构。

[0136] 具体地，所述第一栅极堆叠结构形成在所述第一凹槽中。所述第二栅极堆叠结构形成在所述第二凹槽中。

[0137] 进一步地，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。

[0138] 以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。