集成电路及其形成方法、半导体封装的形成方法

摘要

一种集成电路及其形成方法及半导体封装的形成方法。集成电路包括：第一介电结构，其具有位于层间介电结构之上的第一内侧壁。第二介电结构位于第一介电结构之上，其中第一内侧壁位于第二介电结构的第二内侧壁之间。侧壁阻挡结构位于第一介电结构之上且沿第二内侧壁垂直地延伸。下部凸块结构位于第二内侧壁之间且沿第一内侧壁垂直地延伸以及沿侧壁阻挡结构的第三内侧壁垂直地延伸。上部凸块结构位于下部凸块结构及侧壁阻挡结构二者之上以及第二内侧壁之间，其中上部凸块结构的最上点位于第二介电结构的最上点处或第二介电结构的最上点下方。

权利要求

1.一种形成集成电路的方法，所述方法包括：

接收工件，所述工件包括嵌置在层间介电结构中的内连结构且包括设置在所述层间介电结构及所述内连结构之上的第一介电层；

在所述工件之上形成第一介电结构；

在所述第一介电层之上以及沿所述第一介电结构的内侧壁形成侧壁阻挡结构；

在所述第一介电层之上以及沿所述侧壁阻挡结构的内侧壁形成硬掩模结构，其中所述硬掩模结构的高度小于所述第一介电结构的高度；

在形成所述硬掩模结构之后，移除所述侧壁阻挡结构的上部部分以使所述侧壁阻挡结构的高度小于或等于所述硬掩模结构的所述高度；

移除所述第一介电层的设置在所述侧壁阻挡结构的所述内侧壁之间的部分，以形成第二介电结构；

在所述层间介电结构之上形成下部凸块结构，所述下部凸块结构沿所述第二介电结构的内侧壁以及沿所述侧壁阻挡结构的所述内侧壁垂直地延伸；以及在所述下部凸块结构及所述侧壁阻挡结构二者之上形成上部凸块结构。

2.根据权利要求1所述的形成集成电路的方法，其中：移除所述第一介电层的所述部分会暴露出所述内连结构的上部导电接垫；以及所述下部凸块结构被形成为从所述上部导电接垫垂直地延伸。

3.根据权利要求1所述的形成集成电路的方法，其中形成所述硬掩模结构包括：形成对所述第一介电结构的上表面、所述侧壁阻挡结构的所述内侧壁及所述第一介电层的所述部分的上表面进行衬垫的硬掩模层；

在所述硬掩模层之上形成掩模结构；

移除所述掩模结构的上部部分，以使所述掩模结构的下部部分留存在所述硬掩模层之上，其中所述掩模结构的所述下部部分的上表面设置在所述第一介电结构的最上表面及所述硬掩模层的最上表面二者下方；以及移除所述硬掩模层的上部部分，从而形成所述硬掩模结构。

4.根据权利要求3所述的形成集成电路的方法，其中：所述侧壁阻挡结构的所述上部部分是通过第一刻蚀工艺被移除；以及所述第一刻蚀工艺移除所述掩模结构的所述下部部分的外侧区，从而在所述掩模结构的所述下部部分与所述硬掩模层之间形成缝隙。

5.一种集成电路，包括：

层间介电结构，设置在半导体衬底之上，其中内连结构嵌置在所述层间介电结构中；

第一介电结构，设置在所述层间介电结构及所述内连结构之上，其中所述内连结构的导电接垫至少局部地设置在所述第一介电结构的第一内侧壁之间；

第二介电结构，设置在所述第一介电结构之上，其中所述第一内侧壁设置在所述第二介电结构的第二内侧壁之间；

侧壁阻挡结构，设置在所述第一介电结构之上且沿所述第二内侧壁垂直地延伸；

下部凸块结构，设置在所述导电接垫之上以及所述第二内侧壁之间，其中所述下部凸块结构沿所述第一内侧壁以及沿所述侧壁阻挡结构的第三内侧壁垂直地延伸；以及上部凸块结构，设置在所述下部凸块结构及所述侧壁阻挡结构二者之上，其中所述上部凸块结构沿所述第二内侧壁垂直地延伸，且其中所述上部凸块结构的最上点设置在所述第二介电结构的最上点处或所述第二介电结构的所述最上点下方。

6.根据权利要求5所述的集成电路，其中所述上部凸块结构的最上表面不设置在所述第二介电结构的最上表面之上。

7.根据权利要求5所述的集成电路，其中：

所述侧壁阻挡结构的最上表面实质上为平坦的。

8.根据权利要求5所述的集成电路，其中：

所述侧壁阻挡结构的最上表面设置在所述第二介电结构的最上表面与所述第二介电结构的最下表面之间。

9.一种形成半导体封装的方法，包括：

接收半导体晶片，所述半导体晶片具有设置在所述半导体晶片上的多个集成电路，其中：所述多个集成电路中的第一集成电路包括层间介电(ILD)结构、设置在所述层间介电结构之上的介电结构以及设置在所述层间介电结构之上以及所述介电结构的内侧壁之间的凸块结构；

所述凸块结构包括下部凸块结构及上部凸块结构；

侧壁阻挡结构，沿所述下部凸块结构的外侧壁设置且至少局部地将所述下部凸块结构与所述介电结构的所述内侧壁分隔开；

所述侧壁阻挡结构的最上表面与所述下部凸块结构的最上表面实质上共面；以及所述上部凸块结构设置在所述下部凸块结构及所述侧壁阻挡结构二者之上；

将载体晶片接合到所述半导体晶片，其中所述载体晶片被接合到所述介电结构或所述凸块结构；以及通过将所述第一集成电路从被接合在一起的所述半导体晶片与所述载体晶片单体化来形成包括所述第一集成电路的第一单体化管芯。

10.根据权利要求9所述的形成半导体封装的方法，其中：在形成所述第一单体化管芯之后，所述第一单体化管芯包括设置在所述层间介电结构下方的半导体衬底以及设置在所述介电结构及所述凸块结构二者之上的载体衬底。

说明书

集成电路及其形成方法、半导体封装的形成方法

技术领域

[0001] 本发明实施例涉及一种集成电路及其形成方法以及半导体封装的形成 方法。

背景技术

[0002] 在集成电路(integrated circuit，IC)的批量制造期间，在半导体晶片上 形成多个IC管芯。在形成IC管芯之后，将IC管芯分隔开并封装。晶片级 封装(Wafer-level packaging，WLP)是IC管芯在分隔开之前便被封装的一 种封装工艺。一些类型的WLP可包括例如倒装芯片封装、芯片尺寸封装 (chip scale package，CSP)等。

发明内容

[0003] 本发明实施例提供一种形成集成电路的方法，其包括：接收工件，工 件包括嵌置在层间介电结构中的内连结构且包括设置在层间介电结构及内 连结构之上的第一介电层；在工件之上形成第一介电结构；在第一介电层 之上以及沿第一介电结构的内侧壁形成侧壁阻挡结构；在第一介电层之上 以及沿侧壁阻挡结构的内侧壁形成硬掩模结构，其中硬掩模结构的高度小 于第一介电结构的高度；在形成硬掩模结构之后，移除侧壁阻挡结构的上 部部分以使侧壁阻挡结构的高度小于或等于硬掩模结构的高度；移除第一 介电层的设置在侧壁阻挡结构的内侧壁之间的部分，以形成第二介电结构； 在层间介电结构之上形成下部凸块结构，下部凸块结构沿第二介电结构的 内侧壁以及沿侧壁阻挡结构的内侧壁垂直地延伸；以及在下部凸块结构及 侧壁阻挡结构二者之上形成上部凸块结构。

[0004] 本发明实施例提供一种集成电路，其包括层间介电结构、第一介电结 构、第二介电结构、侧壁阻挡结构、下部凸块结构以及上部凸块结构。层 间介电结构设置在半导体衬底之上，其中内连结构嵌置在层间介电结构中。 第一介电结构设置在层间介电结构及内连结构之上，其中内连结构的导电 接垫至少局部地设置在第一介电结构的第一内侧壁之间。第二介电结构设 置在第一介电结构之上，其中第一内侧壁设置在第二介电结构的第二内侧 壁之间。侧壁阻挡结构设置在第一介电结构之上且沿第二内侧壁垂直地延 伸。下部凸块结构设置在导电接垫之上以及第二内侧壁之间，其中下部凸 块结构沿第一内侧壁以及沿侧壁阻挡结构的第三内侧壁垂直地延伸。上部 凸块结构设置在下部凸块结构及侧壁阻挡结构二者之上，其中上部凸块结 构沿第二内侧壁垂直地延伸，且其中上部凸块结构的最上点设置在第二介 电结构的最上点处或第二介电结构的最上点下方。

[0005] 本发明实施例提供一种方法，其包括：接收半导体晶片，半导体晶片 具有设置在半导体晶片上的多个集成电路，其中：多个集成电路中的第一 集成电路包括层间介电(ILD)结构、设置在层间介电结构之上的介电结构 以及设置在层间介电结构之上以及介电结构的内侧壁之间的凸块结构；凸 块结构包括下部凸块结构及上部凸块结构；侧壁阻挡结构，沿下部凸块结 构的外侧壁设置且至少局部地将下部凸块结构与介电结构的内侧壁分隔 开；侧壁阻挡结构的最上表面与下部凸块结构的最上表面实质上共面；以 及上部凸块结构设置在下部凸块结构及侧壁阻挡结构二者之上；将载体晶 片接合到半导体晶片，其中载体晶片被接合到介电结构或凸块结构；以及 通过将第一集成电路从被接合在一起的半导体晶片与载体晶片单体化来形 成包括第一集成电路的第一单体化管芯。

附图说明

[0006] 结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注 意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使 论述清晰起见，可任意增大或减小各种特征的尺寸。

[0007] 图1示出具有凸块结构的集成电路(IC)的一些实施例的剖视图。

[0008] 图2示出图1的一区域的一些实施例的放大剖视图。

[0009] 图3示出图1的一区域的一些其他实施例的放大剖视图。

[0010] 图4示出图1的一区域的一些其他实施例的放大剖视图。

[0011] 图5示出图1的一区域的一些其他实施例的放大剖视图。

[0012] 图6示出图1所示IC的一些其他实施例的剖视图。

[0013] 图7示出图1所示IC的一些其他实施例的剖视图。

[0014] 图8示出图1所示IC的一些其他实施例的剖视图。

[0015] 图9示出包括图1所示IC的一些实施例的显示器件的一些实施例的剖 视图。

[0016] 图10A到图10B示出图9所示显示器件的一些其他实施例的各种视图。

[0017] 图11A到图11B至图24A到图24B示出形成图1所示IC的一些实施 例的方法的一些实施例的一系列剖视图。

[0018] 图25示出形成图1所示IC的一些实施例的方法的一些实施例的流程 图。

[0019] 图26A、图26B至图28A、图28B示出形成第一单体化管芯的方法的 一些实施例的一系列各种视图，所述第一单体化管芯包括图1所示IC的一 些实施例。

[0020] 图29示出形成显示器件的方法的一些实施例的剖视图，所述显示器件 包括在图26A到图26B至图28A到图28B中形成的第一单体化管芯。

[0021] 图30示出一种用于以下的方法的一些实施例的流程图：(1)形成包括 图1所示IC 100的一些实施例的单体化管芯；以及(2)形成包括单体化管 芯的显示器件。

具体实施方式

[0022] 现将参照图式阐述本公开，其中通篇使用相同的参考编号来指代相同 的元件，且其中所例示的结构未必按比例绘制。应理解，此详细说明及对 应的图并不以任何方式限制本公开的范围，且本详细说明及图仅提供几个 实例来例示一些使本发明概念可显而易见的方式。

[0023] 本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以 下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨 在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第 二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且 也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第 一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种 实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目 的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

[0024] 此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在... 下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)” 等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件 或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器 件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其 他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

[0025] 根据使用镍/金(Ni/Au)凸块工艺(bumping process)的一些封装工艺， 形成覆盖铜接垫的第一介电层(例如，氮化硅(SiN))，并形成覆盖第一介 电层的第二介电层(例如，二氧化硅(SiO2))。对第二介电层执行第一刻蚀。 第一刻蚀在第一介电层上停止且形成上覆在铜接垫上的第一开口。此后， 形成对第一开口的侧壁进行衬垫的包含侧壁阻挡结构(例如氮化钛(TiN)) 的金属。接着对第一介电层执行第二刻蚀。第二刻蚀形成第二开口，所述 第二开口暴露出铜接垫且在第一开口的侧壁之间在侧向上间隔开。在铜接 垫上以及沿包含侧壁阻挡结构的金属形成Ni/Au凸块。Ni/Au凸块包括铜接 垫上的镍层及上覆在镍层上的金层。包含侧壁阻挡结构的金属阻挡或以其 他方式减缓铜沿镍层的侧壁从铜接垫到金层的移动(例如，扩散)。这会防 止铜污染金层，这可能在使用封装工艺的IC的批量制造和/或封装期间对良 率产生负面影响。

[0026] 封装工艺的一个挑战是Ni/Au凸块可能在第二介电层的上表面之上垂 直地延伸。例如由于过镀覆(over-plating)在包含侧壁阻挡结构的金属上的 金层，因此Ni/Au凸块可在第二介电层的上表面之上垂直地延伸。由于包 含侧壁阻挡结构的金属的高度，因此包含阻挡结构的金属上的金层的过镀 覆可导致金层在第二介电层的上表面之上垂直地延伸。
在一些实施例中， 过镀覆导致形成在第二介电层的上表面之上垂直地延伸且上覆在包含侧壁 阻挡结构的金属上的“栅栏(fence)”结构(例如，外侧环状部分)。由于 Ni/Au凸块在第二介电层之上垂直地延伸，因此Ni/Au凸块和/或第二介电 层与透明屏幕面板(例如，玻璃屏幕面板)和/或载体衬底(例如，载体晶 片)的可接合性(bondability)可能受到负面影响(例如，由于载体衬底与 Ni/Au凸块和/或第二介电层之间的接缝(seam)(例如，空隙)。因此，在 使用封装工艺的IC的批量制造和/或封装期间，在第二介电层的上表面之上 垂直地延伸的Ni/Au凸块可能导致低良率。

[0027] 本申请的各种实施例涉及用于凸块工艺(例如，Ni/Au凸块工艺)的掩 模转移方法以及相关装置。在一些实施例中，所述方法包括接收工件，所 述工件包括覆盖导电接垫的第一介电层及覆盖第一介电层的第二介电层。 在第二介电层中以及至少局部地在导电接垫的侧壁之间形成第一开口。在 第一介电层之上以及沿第一开口的侧壁形成侧壁阻挡结构。形成对第二介 电层、侧壁阻挡结构以及第一介电层的设置在侧壁阻挡结构的内侧壁之间 的一部分进行衬垫的硬掩模层。形成对硬掩模层进行衬垫且填充第一开口 的掩模层。

[0028] 移除掩模层的上部部分，使得掩模层的下部部分设置在第一开口中且 具有设置在第二介电层的上表面与第一介电层的上表面之间的上表面。此 后，移除硬掩模层的上部部分，使得硬掩模层的下部部分设置在第一开口 中且具有与掩模层的下部部分的上表面实质上对齐的上表面。接着移除侧 壁阻挡结构的上部部分，使得侧壁阻挡结构的下部部分具有设置在第二介 电层的上表面之下且与第二介电层的上表面间隔开非零距离的上表
面。

[0029] 此后，移除硬掩模层的下部部分及掩模层的下部部分。接着在第一介 电层中形成第二开口以暴露出导电接垫。在第一开口的侧壁之间形成第二 开口。接着在导电层上以及至少局部地沿侧壁阻挡结构的下部部分的内侧 壁形成下部凸块结构。接着形成覆盖下部凸块结构及侧壁阻挡结构的上部 凸块结构。由于侧壁阻挡结构的下部部分的上表面设置在第二介电层的上 表面之下且与第二介电层的上表面间隔开非零距离，因此侧壁阻挡结构的 下部部分的高度可防止上部凸块结构在第二介电层的上表面之上垂直地延 伸(例如，侧壁阻挡结构的下部部分的高度使得对侧壁阻挡结构的下部部 分的过镀覆不会导致上部凸块结构在第二介电结构的上表面之上垂直地延 伸)。因此，上部凸块结构可不形成有在第二介电层的上表面之上垂直地延 伸的“栅栏”结构。因此，用于凸块工艺的掩模转移方法可在IC的批量制造 和/或封装期间改善良率。

[0030] 图1示出具有凸块结构的集成电路(IC)100的一些实施例的剖视图。

[0031] IC 100包括半导体衬底102。半导体衬底102可包含任何类型的半导体 本体(例如，单晶硅/互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)块、硅锗(silicon-germanium，SiGe)、 绝缘体上硅(silicon on insulator，SOI)等)。在半导体衬底102上/半导体 衬底102中可设置有一个或多个半导体器件104。所述一个或多个半导体器 件104可为或包括例如金属氧化物半导体(MOS)场效应晶体管(field-effect
transistor，FET)、一些其它MOS器件、或一些其它半导体器件。举例来说， 所述一个或多个半导体器件104可为包括设置在半导体衬底102中的一对 源极/漏极区106、设置在半导体衬底102之上且位于源极/漏极区106之间 的栅极电介质108、以及设置在栅极电介质108之上且位于源极/漏极区106 之间的栅极电极110的MOSFET。

[0032] 在半导体衬底102及所述一个或多个半导体器件104之上设置有层间  介电(interlayer dielectric,ILD)结构112。在一些实施例中，ILD结构112 包括一个或多个堆叠的ILD层，所述一个或多个堆叠的ILD层可分别包含 低介电常数(low-k)电介质(例如，介电常数小于约3.9的介电材料)、氧 化物(例如，二氧化硅(SiO2))等。在ILD结构112中嵌置有内连结构114 (例如，铜内连件)。内连结构114包括多个第一导电特征(例如，金属线、 金属通孔、金属接触件等)。内连结构114被配置成将所述一个或多个半导 体器件104电耦合在一起。在一些实施例中，内连结构114可包含例如铜 (Cu)、铝(Al)、钨(W)、一些其他导电材料、或前述材料的组合。

[0033] 内连结构114包括上部导电接垫114p。在一些实施例中，上部导电接 垫114p是内连结构114的最上部第一导电特征。在又一些实施例中，上部 导电接垫114p是铜接垫。应理解，在一些实施例中，上部导电接垫114p 是具有实质上共面的上表面的多个上部导电接垫中的一者。在此种实施例 中，所述多个上部导电接垫可为内连结构114的最上部第一导电特征，且 上部导电接垫114p是最上部第一导电特征中的一者。

[0034] 在内连结构114以及ILD结构112之上设置有第一介电结构116。在一 些实施例中，第一介电结构116包含氮化物(例如氮化硅(SiN))、氧化物 (例如SiO2)、氮氧化物(例如氮氧化硅(SiOXNY))等。在第一介电结构 116、内连结构114及ILD结构112之上设置有第二介电结构118。在一些 实施例中，第二介电结构118包含氧化物(例如，SiO2)、氮化物(例如， SiN)、氮氧化物(例如，SiOXNY)等。在又一些实施例中，第二介电结构 118包含与第一介电结构116不同的介电材料。在再一些实施例中，第二介 电结构118是SiO2且第一介电结构116是SiN。

[0035] 在内连结构114及ILD结构112之上设置有凸块结构120。凸块结构包 括下部凸块结构122及上部凸块结构124。在一些实施例中，凸块结构120 直接设置在上部导电接垫
114p之上。

[0036] 下部凸块结构122垂直地设置在上部凸块结构124与上部导电接垫 114p之间。下部凸块结构122电耦合到内连结构114。下部凸块结构122 垂直地延伸穿过第一介电结构
116。下部凸块结构122可垂直地延伸穿过第 一介电结构116并接触上部导电接垫114p。下部凸块结构122至少局部地 设置在第二介电结构118中。在一些实施例中，下部凸块结构
122的外侧 壁设置在上部导电接垫114p的外侧壁内。下部凸块结构122的上表面垂直 地设置在第二介电结构118的上表面与第二介电结构118的下表面之间。 在一些实施例中，下部凸块结构122的上表面是下部凸块结构122的最上 表面。在又一些实施例中，第二介电结构
118的上表面是第二介电结构118 的最上表面，且第二介电结构118的下表面是第二介电结构118的最下表 面。

[0037] 在第二介电结构118中以及沿下部凸块结构122的外侧壁设置有第一 侧壁阻挡结构126。第一侧壁阻挡结构126被配置成阻挡或以其他方式减缓 原子沿下部凸块结构122的侧壁从上部导电接垫114p到上部凸块结构124 的移动(例如，扩散)。在一些实施例中，第一侧壁阻挡结构126设置在上 部导电接垫114p正上方。

[0038] 第一侧壁阻挡结构126垂直地设置在上部凸块结构124与第一介电结 构116之间。在一些实施例中，第一侧壁阻挡结构126的外侧壁设置在上 部导电接垫114p的外侧壁内。
在又一些实施例中，第一侧壁阻挡结构126 的内侧壁与第一介电结构116的内侧壁实质上对齐。第一介电结构116垂 直地将第一侧壁阻挡结构126与上部导电接垫114p隔开。第一侧壁阻挡结 构126的上表面垂直地设置在第二介电结构118的上表面与第二介电结构 118的下表面之间。在一些实施例中，第一侧壁阻挡结构126的上表面与下 部凸块结构122的上表面实质上共面。在又一些实施例中，第一侧壁阻挡 结构126的上表面是第一侧壁阻挡结构
126的最上表面。

[0039] 上部凸块结构124设置在第二介电结构118中以及下部凸块结构122 及第一侧壁阻挡结构126二者之上。上部凸块结构124可覆盖下部凸块结 构122和/或第一侧壁阻挡结构126。在一些实施例中，上部凸块结构124 的最上点(uppermost point)设置在第二介电结构118的最上点处或第二介 电结构118的最上点下方。在又一些实施例中，上部凸块结构
124具有实 质上平坦的上表面。由于上部凸块结构124的最上点设置在第二介电结构 118的最上点处或第二介电结构118的最上点下方，因此上部凸块结构124 的上表面不具有在第二介电结构118的上表面之上延伸的“栅栏”结构。因 此，凸块结构120可改善IC 100接合到透明屏幕面板(例如，玻璃屏幕面 板)和/或载体衬底(例如，载体晶片)的能力(例如，可接合性)。

[0040] 图2例示出图1所示区域128(例如，参见图1)的一些实施例的放大 剖视图。

[0041] 如图2中所示，第一侧壁阻挡结构126从第一介电结构116的上表面 朝第二介电结构118的上表面垂直地延伸第一距离D1。第二介电结构118 的上表面与第一介电结构116的上表面垂直地间隔开第二距离D2。第一距 离D1小于第二距离D2。在一些实施例中，第一距离D1处于第二距离D2的百分之十与百分之五十之间。如果第一距离D1大于第二距离D2的百分 之五十，则上部凸块结构124的最上点可在第二介电结构118的最上点之 上垂直地延伸，使得上部凸块结构124具有在第二介电结构118的上表面 之上垂直地延伸的“栅栏”(例如，由于用于形成上部凸块结构124的工艺在 第一侧壁阻挡结构126的上表面上的过镀覆)。另一方面，如果第一距离 D1小于第二距离D2的百分之十，则上部凸块结构124的最上点可被设置得 离第二介电结构118的最上点下方太远，使得上部凸块结构124具有在第 二介电结构118的上表面之上垂直地延伸的严重的“隆起(hump)”(例如， 上部凸块结构的直接设置在下部凸块结构122之上的突起部分)。在一些实 施例中，第一侧壁阻挡结构126接触第一介电结构116、下部凸块结构122、 上部凸块结构124及第二介电结构118。

[0042] 在一些实施例中，第一侧壁阻挡结构126具有弧形内侧壁。第一侧壁 阻挡结构126的弧形内侧壁可为从第一侧壁阻挡结构126的下表面到第一 侧壁阻挡结构126的上表面的弧。第一侧壁阻挡结构126的弧形内侧壁可 从第一侧壁阻挡结构126的下表面到第一侧壁阻挡结构126的上表面朝向 第一侧壁阻挡结构126的外侧壁弯曲(arc)。在其他实施例中，第一侧壁阻 挡结构126的内侧壁可实质上为垂直的。在又一些实施例中，第一侧壁阻 挡结构126的下表面是第一侧壁阻挡结构126的最低表面。

[0043] 第二介电结构118具有内侧壁。在一些实施例中，第二介电结构118 的内侧壁实质上为垂直的。第二介电结构118的内侧壁具有第一下部部分 及设置在第一下部部分之上的第一上部部分。在一些实施例中，第一侧壁 阻挡结构126的外侧壁与第二介电结构118的内侧壁的第一下部部分衔接 (engage)。第一侧壁阻挡结构126的外侧壁沿第二介电结构118的内侧壁 的第一下部部分垂直地延伸。在又一些实施例中，第一侧壁阻挡结构126 的外侧壁实质上为垂直的。在再一些实施例中，第一下部部分由第二介电 结构118的内侧壁的从第二介电结构118的下表面垂直地延伸到第一侧壁 阻挡结构126的上表面的下部部分界定。第一上部部分由第二介电结构118 的内侧壁的从第二介电结构118的内侧壁的下部部分垂直地延伸到第二介 电结构118的上表面的上部部分界定。

[0044] 在第一侧壁阻挡结构126的内侧壁中的一者与第一侧壁阻挡结构126 的下表面之间存在角度Θ。在一些实施例中，角度Θ介于二十度与九十度 之间。在又一些实施例中，第一侧壁阻挡结构126的内侧壁中的每一者与 第一侧壁阻挡结构126的下表面之间的角度Θ实质上相同。

[0045] 在一些实施例中，第一侧壁阻挡结构126的最外周设置在上部导电接 垫114p的最外周内。在其他实施例中，第一侧壁阻挡结构126的最外周可 至少局部地设置在上部导电接垫114p的最外周之外。在此种实施例中，上 部导电接垫114p的外侧壁中的一个或多个外侧壁设置在第一侧壁阻挡结构 126的外侧壁内。

[0046] 在一些实施例中，第一侧壁阻挡结构126的上表面实质上为平坦的。 在又一些实施例中，第一侧壁阻挡结构126的上表面在侧向上环绕下部凸 块结构122。在此种实施例中，所述上表面在侧向上以连续的闭合路径围绕 下凸块结构122延伸。在又一些实施例中，第一侧壁阻挡结构126包含例 如钛(Ti)、氮化钛(TiN)、足以阻挡原子从上部导电接垫114p扩散到上部 凸块结构124的一些其他材料、或前述材料的组合。

[0047] 下部凸块结构122设置在第一侧壁阻挡结构126的内侧壁之间及第一 介电结构116的内侧壁之间。在一些实施例中，第一介电结构116的内侧 壁实质上为垂直的。在又一些实施例中，第一介电结构116的内侧壁设置 在第二介电结构118的内侧壁之间。上部导电接垫114p至少局部地设置在 第一介电结构116的内侧壁之间。

[0048] 在一些实施例中，下部凸块结构122接触第一介电结构116及第一侧 壁阻挡结构126二者。在又一些实施例中，下部凸块结构122的下表面与 第一介电结构116的下表面实质上共面。在又一些实施例中，下部凸块结 构122包含例如纯镍(Ni)、Ni合金、一些其他合适的金属、或前述材料的 组合。在再一些实施例中，下部凸块结构122的下表面是下部凸块结构122 的最低表面。

[0049] 下部凸块结构122的外侧壁具有第二下部部分及设置在第二下部部分 之上的第二上部部分。在一些实施例中，下部凸块结构122的外侧壁的第 二下部部分与第一介电结构116的内侧壁衔接。第二下部部分由下部凸块 结构122的外侧壁的从下部凸块结构122的下表面垂直地延伸到第一介电 结构116的上表面的下部部分界定。在又一些实施例中，下部凸块结构122 的外侧壁的下部部分实质上为垂直的。

[0050] 下部凸块结构122的外侧壁的第二上部部分与第一侧壁阻挡结构126 的内侧壁衔接。第二上部部分由下部凸块结构122的外侧壁的从下部凸块 结构122的外侧壁的下部部分垂直地延伸到下部凸块结构122的上表面的 上部部分界定。在一些实施例中，下部凸块结构122的外侧壁的上部部分 是弧形的。在又一些实施例中，下部凸块结构122的外侧壁的弧形上部部 分为从下部凸块结构122的外侧壁的下部部分到下部凸块结构122的上表 面
朝向第一侧壁阻挡结构126的外侧壁的弧。在再一些实施例中，下部凸 块结构122的弧形外侧壁可为弧形的，使得下部凸块结构122的弧形外侧 壁的至少一部分设置在第一介电结构
116的内侧壁之外。在其他实施例中， 下部凸块结构122的外侧壁的上部部分实质上为垂直的。

[0051] 在一些实施例中，下部凸块结构122的最外周设置在上部导电接垫114p 的最外周内。在其他实施例中，下部凸块结构122的最外周可至少局部地 设置在上部导电接垫114p的最外周之外。在此种实施例中，上部导电接垫 114p的外侧壁的一个或多个外侧壁设置在下部凸块结构122的外侧壁内。

[0052] 在一些实施例中，上部凸块结构124与下部凸块结构122及第一侧壁 阻挡结构126二者接触。上部凸块结构124可完全覆盖下部凸块结构及第 一侧壁阻挡结构126二者。在又一些实施例中，上部凸块结构124的下表 面可为实质上平坦的。在又一些实施例中，上部凸块结构124可包含例如 金(Au)、铂(Pt)、一些其他合适的金属、或前述材料的组合。在再一些 实施例中，上部凸块结构124的下表面是上部凸块结构124的最低表面。

[0053] 在一些实施例中，上部凸块结构124的外侧壁与第二介电结构118的 外侧壁的第一上部部分衔接。在又一些实施例中，上部凸块结构124的外 侧壁设置在上部导电接垫
114p的外侧壁内。上部凸块结构124的外侧壁可 实质上为垂直的。在再一些实施例中，上部凸块结构124的外侧壁与第一 侧壁阻挡结构126的外侧壁实质上对齐。

[0054] 在一些实施例中，上部凸块结构124的上表面与第二介电结构118的 上表面实质上共面。在又一些实施例中，上部凸块结构124的下表面实质 上为平坦的。在再一些实施例中，上部凸块结构124的高度(例如，上部 凸块结构124的上表面与上部凸块结构124的下表面之间的距离)大于或 等于第一距离D1。

[0055] 在一些实施例中，上部凸块结构124的最外周设置在上部导电接垫114p 的最外周内。在其他实施例中，上部凸块结构124的最外周可至少局部地 设置在上部导电接垫114p的最外周之外。在此种实施例中，上部导电接垫 114p的一个或多个外侧壁设置在上部凸块结构124的外侧壁内。

[0056] 图3例示出图1所示区域128(参见，例如图1)的一些其他实施例的 放大剖视图。

[0057] 如图3中所示，上部凸块结构124的上表面可设置在第二介电结构118 的上表面下方。在此种实施例中，上部凸块结构124的上表面可与第二介 电结构118的上表面间隔开小于或等于 如果上部凸块结构 124的上表面与第二介电结构118的上表面间隔开大于 则上覆的 第二导电特征(例如，导线)与上部凸块结构124之间的电
连接可能不令 人满意(例如，上部凸块结构124与上覆的第二导电特征之间的电阻太高)。

[0058] 图4例示出图1所示区域128(参见，例如图1)的一些其他实施例的 放大剖视图。

[0059] 如图4中所示，下部凸块结构122的上表面可设置在第一侧壁阻挡结 构126的上表面下方。在一些实施例中，上部凸块结构124具有与第二介 电结构118的内侧壁的第一上部部分衔接的第一外侧壁以及与第一侧壁阻 挡结构126的内侧壁衔接的第二外侧壁。上部凸块结构124的第二外侧壁 局部地沿第一侧壁阻挡结构126的内侧壁垂直地延伸。上部凸块结构124 的第二外侧壁设置在上部凸块结构124的第一外侧壁之间。在又一些实施 例中，上部凸块结构124具有与下部凸块结构122的上表面衔接的第一下 表面以及与第一侧壁阻挡结构126的上表面衔接的第二下表面。上部凸块 结构124的第二下表面设置在上部凸块结构124的第一下表面上方。在再 一些实施例中，上部凸块结构124的第二下表面在侧向上以连续的闭合路 径围绕上部凸块结构124的第一下表面延伸。

[0060] 图5例示出图1所示区域128(参见，例如图1)的一些其他实施例的 放大剖视图。

[0061] 如图5中所示，下部凸块结构122可局部地设置在第一侧壁阻挡结构 126之上。在一些实施例中，下部凸块结构122的上表面具有第一凹陷部分 及第一环形部分。第一环形部分在侧向上以连续的闭合路径围绕第一凹陷 部分延伸。在一些实施例中，第一环形部分直接设置在第一侧壁阻挡结构 126之上。在又一些实施例中，第一凹陷部分的最低点设置在第一侧壁阻挡 结构126的上表面之上。在其他实施例中，第一凹陷部分的最低点设置在 第一侧壁阻挡结构126的上表面下方。

[0062] 在一些实施例中，上部凸块结构124的下表面具有第二凹陷部分及第 二环形部分。第二凹陷部分与第一凹陷部分衔接，且第二环形部分与第一 环形部分衔接。第二环形部分在侧向上以连续的闭合路径围绕第二凹陷部 分延伸。在一些实施例中，第二环形部分直接设置在第一环形部分之上。 在又一些实施例中，第二凹陷部分的最低点设置在第一侧壁阻挡结构126 的上表面之上。在其他实施例中，第二凹陷部分的最低点设置在第一侧壁 阻挡结构126的上表面下方。

[0063] 在一些实施例中，上部凸块结构124的上表面具有第三凹陷部分及第 三环形部分。第三环形部分在侧向上以连续的闭合路径围绕第三凹陷部分 延伸。在一些实施例中，第三环形部分设置在第一环形部分和/或第二环形 部分正上方。第三凹陷部分的最低点设置在第二介电结构118的上表面下 方。

[0064] 第三环形部分的最上点设置在第二介电结构118的最上点处或第二介 电结构118的最上点下方。由于第三环形部分的最上点设置在第二介电结 构118的最上点处或第二介电结构118的最上点下方，因此上部凸块结构 124不具有在第二介电结构118的上表面之上延伸的“栅栏”结构502(以虚 线例示以提供附加的上下文)。因此，凸块结构120可改善IC 
100与透明屏 幕面板(例如，玻璃屏幕面板)和/或载体衬底(例如，载体晶片)的接合 能力。
换句话说，如果凸块结构120具有“栅栏”结构502，则“栅栏”结构502 将为高应力点，高应力点将对IC 100与透明屏幕面板和/或载体衬底的接合 能力产生负面影响(例如，由于高应力点使得透明屏幕面板破裂/破碎/分 层)。在一些实施例中，第三环形部分的最上点不设置在第二介电结构118 的最上点之上。由于第三环形部分的最上点未设置在第二介电结构
118的 最上点之上，因此上部凸块结构124不具有在第二介电结构118的上表面 之上延伸的“栅栏”结构502。因此，凸块结构120可改善IC 100与透明屏幕 面板(例如，玻璃屏幕面板)和/或载体衬底(例如，载体晶片)的接合能 力。

[0065] 图6例示出图1所示IC 100的一些其他实施例的剖视图。

[0066] 如图6中所示，IC 100可包括设置在内连结构114及ILD结构112之 上的多个凸块结构。所述多个凸块结构中的凸块结构电耦合到内连结构 114。在一些实施例中，所述多个凸块结构中的凸块结构分别通过多个上部 导电接垫电耦合到内连结构114。所述多个凸块结构中的凸块结构中的每一 者包括下部凸块结构122、上部凸块结构124及第一侧壁阻挡结构126。应 理解，在一些实施例中，凸块结构120是设置在IC 100上的唯一凸块结构 (例如，IC 100仅包括一个凸块结构)。

[0067] 图7例示出图1所示IC 100的一些其他实施例的剖视图。

[0068] 如图7中所示，IC 100包括设置在凸块结构120、ILD结构112及半导 体衬底102之上的载体衬底702。载体衬底702可接合到第二介电结构118 和/或上部凸块结构124。在一些实施例中，载体衬底702可为例如聚酰亚 胺衬底、半导体衬底等。由于IC 100包括凸块结构120，因此在载体衬底 702与IC 100之间存在改善的接合界面，从而改善良率(例如，通过在IC 100 接合到载体衬底702期间防止对IC 100的损坏)。

[0069] 图8例示出图1所示IC 100的一些其他实施例的剖视图。

[0070] 如图8中所示，IC 100包括设置在凸块结构120、ILD结构112及半导 体衬底102之上的屏幕面板802。屏幕面板802接合到IC 100。屏幕面板包 括透明接合层804(例如，硅凝胶、氨基甲酸酯或一些其他合适的粘合剂) 及透明盖体(cover)结构806(例如，盖体玻璃、触摸屏等)。透明接合层 804设置在透明盖体结构806与凸块结构120之间及透明盖体结构806与第 二介电结构118之间。由于IC 100包括凸块结构120，因此在屏幕面板802 与IC 
100之间存在改善的接合界面，从而改善良率(例如，通过在IC 100 接合到屏幕面板802期间防止对IC 100和/或屏幕面板802的损坏)。

[0071] 图9例示出包括图1所示IC 100的一些实施例的显示器件900的一些 实施例的剖视图。

[0072] 如图9中所示，显示器件900包括IC 100及多个发光IC 902a、902b、 902c。举例来说，显示器件包括第一发光IC 902a、第二发光IC 902b及第 三发光IC 902c。发光IC 902a-902c包括一个或多个发光结构904a、904b、 904c(例如，发光二极管(light-emitting 
diode，LED)、微LED等)。举例 来说，第一发光IC 902a包括第一发光结构904a，第二发光IC 
902b包括第 二发光结构904b，且第三发光IC 902c包括第三发光结构904c。发光IC 902a-
902c可包括一个或多个半导体器件(为了易于说明，在图9中未示出)， 所述一个或多个半导体器件设置在半导体衬底(为了易于说明，在图9中 未示出)上且电耦合到所述一个或多个发光结构904a-904c。

[0073] 所述一个或多个发光结构904a-904c被配置成发射具有特定波长的光， 所述光穿过屏幕面板802(例如，由图9中的箭头所示)。在一些实施例中， 由所述一个或多个发光结构904a-904c发射的光是有色光。举例来说，第一 发光结构904a被配置成发射红光，第二发光结构904b被配置成发射绿光， 且第三发光结构904c被配置成发射蓝光。

[0074] IC 100及所述多个发光IC 902a-902c接合到屏幕面板802。由于IC 100 包括凸块结构120，因此在屏幕面板802与IC 100之间存在改善的接合界 面。举例来说，由于上部凸块结构124不具有在第二介电结构118的上表 面之上延伸的“栅栏”结构502(参见，例如图5)，因此IC 100与屏幕面板 802之间的接合界面得到改善。改善的接合界面可改善显示器件900的坚固 性(例如，屏幕面板802响应于施加在透明盖体结构806上的给定机械力 而抗破裂/抗破碎/抗分层)和/或提高显示器件900的良率。举例来说，由于 凸块结构120减少了在显示器件900的制作期间(或在消费者使用期间) 可能导致屏幕面板802破裂/破碎/分层的高应力点(例如，由于高应力点的 减少增加了在屏幕面板802破裂/破碎/分层之前可施加在透明盖体结构806 上的机械力的量)，因此改善的接合界面可改善显示器件900的坚固性和/ 或显示器件900的良率。

[0075] 在一些实施例中，在透明盖体结构806中设置有一个或多个第二导电 特征906(例如，导线)。所述一个或多个第二导电特征906被配置成将发 光IC 902a-902c电耦合到IC 100。在一些实施例中，透明接合层804被配 置成在所述一个或多个第二导电特征906、IC 
100及发光IC 902a-902c之间 提供电连接(由图9中的虚线示出)。在又一些实施例中，凸块结构120电 耦合到所述一个或多个第二导电特征906。在再一些实施例中，发光IC 902a-
902c的输入/输出(input/output，I/O)结构(为了易于说明，在图9 中未示出)电耦合到所述一个或多个第二导电特征906。应理解，在一些实 施例中，在IC 100与发光IC 902a-902c之间设置有填充材料，以在IC 100 与发光IC 902a-902c之间提供结构支撑。

[0076] 在一些实施例中，IC 100包括用于显示器件900的控制电路系统。举 例来说，控制电路系统被配置成向发光IC 902a-902c提供电信号(例如， 电压)，使得显示器件900显示期望的图像。在又一些实施例中，IC 100不 包括任何发光结构。在此种实施例中，IC 100可仅包括用于控制发光IC 902a-902c的电路系统。

[0077] 图10A到图10B示出图9所示显示器件900的一些其他实施例的各种 视图。图10A例示出图9所示显示器件的一些其他实施例的等距视图 (isometric view)。图10B例示出沿图10A的线A-A截取的图10A所示显 示器件的一些实施例的剖视图。

[0078] 如图10A到图10B中所示，IC 100及发光IC 902a-902c可被设置成阵 列(例如，5×5阵列)。在一些实施例中，IC 100可设置在阵列的中心处。 应理解，在其他实施例中，IC 
100可设置在阵列中的任何地方(或阵列的 外侧)。还应理解，显示器件900可包括其他大小的阵列(例如，4×4阵列、 7×7阵列等)。IC 100电耦合到阵列的发光IC 902a-902c(例如，通过一个 或多个第二导电特征906(为清楚起见，图10A到图10B中未示出)。IC 100 被配置成向发光IC 902a-902c中的每一者提供电信号(例如，电压)，使得 显示器件900显示期望的图像。

[0079] 屏幕面板802在IC 100及发光IC 902a-902c之上连续地延伸。发光IC 902a-902c中的每一者及IC 100接合到屏幕面板802。应理解，显示器件900 可包括任意数目的阵列，所述任意数目的阵列中的每一者包括接合到屏幕 面板802的IC 100及发光IC 902a-902c。
举例来说，显示器件可包括第一 阵列及第二阵列，第一阵列包括第一IC(例如，IC 100)及第一多个发光 IC(例如，发光IC 902a-902c)，第二阵列设置在第一阵列的一侧上且包括 第二IC(例如，IC 100)及第二多个发光IC(例如，发光IC 902a-902c)。 第一IC被配置成控制第一多个发光IC，且第二IC被配置成控制第二多个 发光IC。根据显示器件900的期望的显示大小而定，显示器件900包括以 较大阵列排列的预定数目的阵列，使得显示器件900具有期望的显示大小 (例如，1.5”、1.7”、5.8”、6.1”、6.5”、10.2”、10.5”、12.9”、15.4”、17”、 
35”、42”、48”、55”、65”、75”等)。

[0080] 图11A到图11B至图24A到图24B示出形成图1所示IC 100的一些 实施例的方法的一些实施例的一系列剖视图。后缀为“A”的图(例如，图 11A)例示出形成图1所示IC 100的一些实施例的方法的一些实施例的一 系列剖视图。后缀为“B”的图(例如，图11B)示出后缀为“A”的对应图的 区域的一系列放大剖视图。举例来说，图11B示出图11A所示区域128的 放大剖视图，图12B示出图12A所示区域128的放大剖视图，以此类推。

[0081] 如图11A、图11B中所示，接收工件1102。工件1102包括半导体衬底 102。在半导体衬底102上/半导体衬底102中设置一个或多个半导体器件 104。在半导体衬底及所述一个或多个半导体器件104之上设置ILD结构 112。在ILD结构112中嵌置内连结构114，且内连结构114设置在半导体 衬底102之上。内连结构114包括上部导电接垫114p。

[0082] 在一些实施例中，形成工件1102的方法包括以下工艺。通过以下方式 来形成所述一个或多个半导体器件104：在半导体衬底102中(例如，通过 离子注入)形成成对的源极/漏极区。此后，在半导体衬底102之上以及所 述成对的源极/漏极区之间(例如，通过沉积/生长工艺及刻蚀工艺)形成栅 极电介质及栅极电极。接着在所述一个或多个半导体器件104之上形成第 一ILD层，且在第一ILD层中形成接触开口。在第一ILD层上及接触开口 中形成导电材料(例如，W)。此后，对导电材料执行平坦化工艺(例如， 化学机械抛光
(chemical-mechanical polishing，CMP))以在第一ILD层中 形成导电接触件(例如，金属接触件)。

[0083] 接着在第一ILD层及导电接触件之上形成第二ILD层，且在第二ILD 层中形成第一导线沟槽。在第二ILD层上及第一导线沟槽中形成导电材料 (例如，Cu)。此后，对导电材料执行平坦化工艺(例如，CMP)，以在第 二ILD中形成导线(例如，金属1)。接着在第二ILD层及导线之上形成第 三ILD层，且在第三ILD层中形成导通孔开口。在第三ILD层上及导通孔 开口中形成导电材料(例如，Cu)。此后，对导电材料执行平坦化工艺(例 如，CMP)，以在第三ILD层中形成导通孔(例如，金属通孔)。用于形成 导线及导通孔的上述工艺可重复任何次数，以形成ILD结构112及嵌置在 ILD结构112中的内连结构114。

[0084] 同样如图11A到图11B中所示，在半导体衬底102、ILD结构112及 内连结构114之上形成第一介电层1104。第一介电层1104覆盖上部导电接 垫114p。在一些实施例中，第一介电层1104包含氮化物(例如，SiN)、氧 化物(例如，SiO2)、氮氧化物(例如，SiOXNY)、一些其他介电材料、或 前述材料的组合。在又一些实施例中，第一介电层1104是SiN。第一介电 层1104可通过在ILD结构112及上部导电接垫114p上沉积第一介电层1104 来形成。在一些实施例中，第一介电层1104可通过例如化学气相沉积 (chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer 
deposition，ALD)、一些其他 沉积工艺、或前述工艺的组合进行沉积。

[0085] 同样如图11A到图11B中所示，在第一介电层1104之上形成第二介电 层1106。在一些实施例中，第二介电层1106包含氧化物(例如，SiO2)、 氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)、一些其他介电材料、或 前述材料的组合。在又一些实施例中，第二介电层1106是SiO2。第二介电 层1106可通过在第一介电层1104上沉积第二介电层1106来形成。在一些 实施例中，第二介电层1106可通过例如CVD、PVD、ALD、一些其他沉积 工艺、或前述工艺的组合进行沉积。

[0086] 如图12A到图12B中所示，在第一介电层1104之上形成第二介电结构 118。第二介电结构118形成有在侧向上间隔开的内侧壁。在一些实施例中， 第二介电结构118的内侧壁设置在上部导电接垫114p的最外周内。在其他 实施例中，第二介电结构118的一个或多个内侧壁设置在上部导电接垫114p 的最外周之外。在又一些实施例中，第二介电结构的内侧壁实质上为垂直 的。

[0087] 在一些实施例中，用于形成第二介电结构118的工艺包括在第二介电 层1106(参见，例如图11A、图11B)上形成图案化掩模层(未示出)。在 又一些实施例中，图案化掩模层可通过以下方法形成：在第二介电层1106 之上形成掩模层(未示出)；将掩模层曝光于图案(例如，通过光刻)；以 及对掩模层进行显影以形成图案化掩模层。此后，在图案化掩模层就位的 情况下，对第二介电层1106执行刻蚀工艺(例如，湿式/干式刻蚀)，以移 除第二介电层1106的未被遮蔽的部分，从而形成第二介电结构118。第二 介电结构118对应于在对第二介电层1106执行刻蚀工艺之后第二介电层 1106的留存在第一介电层1104之上的部分。随后，可剥除图案化掩模层。

[0088] 在形成第二介电结构118之后，在第二介电结构118中以及在上部导 电接垫114p之上设置第三开口1202。第三开口1202由第一介电层1104的 上表面的第一中心部分及第二介电结构118的内侧壁界定。第一介电层1104 的上表面的第一中心部分直接设置在第二介电结构118的内侧壁之间。在 一些实施例中，第三开口1202的最上边界设置在第二介电结构118的上表 面处(或下方)。在又一些实施例中，第三开口1202形成有设置在上部导 电接垫114p的最外周内的最外周。在其他实施例中，第三开口1202被形 成为使得第三开口
1202的最外周至少局部地形成在上部导电接垫114p的 最外周之外。

[0089] 如图13A、图13B中所示，在第二介电结构118及第一介电层1104之 上形成阻挡层1302。阻挡层1302被形成为对第三开口1202的侧壁、第一 介电层1104的上表面的第一中心部分及第二介电结构118的上表面进行衬 垫。在一些实施例中，阻挡层1302可包含例如Ti、TiN、足以阻挡原子从 上部导电接垫114p扩散到上部凸块结构124的一些其他材料、或者前述材 料的组合。阻挡层1302可被形成为共形层(conformal layer)。在又一些实 施例中，用于形成阻挡层1302的工艺包括：沉积阻挡层1302，阻挡层1302 位于第二介电结构118上、第一介电层1104上且对第三开口1202的侧壁 进行衬垫。阻挡层1302可通过例如CVD、PVD、ALD、溅镀、一些其他 沉积工艺、或前述工艺的组合进行沉积。

[0090] 如图14A、图14B中所示，沿第三开口1202的侧壁形成第二侧壁阻挡 结构1402。在一些实施例中，第二侧壁阻挡结构1402被形成为具有与第三 开口1202的高度实质上相同的高度。在又一些实施例中，用于形成第二侧 壁阻挡结构1402的工艺包括：对阻挡层1302(参见，例如图13A、图13B) 执行刻蚀工艺，以从水平表面移除阻挡层1302，留下沿着第三开口1202的 侧壁的阻挡层1302作为第二侧壁阻挡结构1402。

[0091] 如图15A、图15B中所示，在第二介电结构118、第一介电层1104及 第二侧壁阻挡结构1402之上形成硬掩模层1502。硬掩模层1502至少局部 地形成在第三开口1202中且对第二侧壁阻挡结构1402的内侧壁进行衬垫。 硬掩模层1502具有第一密度且第二介电结构118具有小于第一密度的第二 密度。在一些实施例中，硬掩模层1502是共形层。硬掩模层1502可为或 包含例如氧化物(例如SiO2)、氮化物(例如SiN)、氮氧化物(例如SiOXNY) 等。在又一些实施例中，硬掩模层是SiO2。在再一些实施例中，硬掩模层 1502是高温氧化物(high-temperature oxide，HTO)(例如，通过高温沉积/ 生长工艺形成的SiO2)。硬掩模层1502可被形成为厚度小于或等于

[0092] 在一些实施例中，用于形成硬掩模层1502的工艺包括在第二介电结构 118上、第一介电层1104上以及第二侧壁阻挡结构1402的内侧壁上沉积硬 掩模层1502。硬掩模层1502可通过例如CVD、PVD、ALD、溅镀、一些 其他沉积工艺、或前述工艺的组合进行沉积。在又一些实施例中，硬掩模 层在温度高于400℃的处理室中形成。

[0093] 如图16A、图16B中所示，在硬掩模层1502及第二介电结构118之上 形成第一掩模结构1602。第一掩模结构1602形成在第三开口1202中(参 见，例如图15A、图15B)。在一些实施例中，第一掩模结构1602完全填充 第三开口1202。第一掩模结构1602可被形成为具有设置在硬掩模层1502 的上表面之上的实质上平坦的上表面。在一些实施例中，第一掩模结构1602 可包含例如正型光刻胶、负型光刻胶等。在又一些实施例中，第一掩模结 构1602的上表面是第一掩模结构1602的最上表面。在再一些实施例中， 硬掩模层1502的上表面是硬掩模层1502的最上表面。

[0094] 在一些实施例中，用于形成第一掩模结构1602的工艺包括沉积掩模层 (未示出)(例如，正型光刻胶、负型光刻胶等)于硬掩模层1502上并填 充第三开口1202。掩模层可通过CVD、PVD、ALD、旋转涂布工艺、喷涂 工艺、辊涂(roller coating)工艺、浸渍涂布(dip coating)工艺、一些其它 沉积工艺、或前述工艺的组合进行沉积。接着将掩模层暴露于电磁辐射(例 如，紫外(ultraviolet，UV)光)，从而形成第一掩模结构1602。在一些实 施例中，可(例如，通过光刻)将掩模层曝光于电磁辐射的图案且接着对 掩模层进行显影，从而形成具有图案的第一掩模结构1602。

[0095] 如图17A、图17B中所示，在第一介电层1104之上以及第二介电结构 118中形成第二掩模结构1702。第二掩模结构1702直接形成在第二侧壁阻 挡结构1402的内侧壁之间。在一些实施例中，第二掩模结构1702被形成 为具有设置在第二介电结构118的上表面下方的上表面。在又一些实施例 中，第二掩模结构1702形成在上部导电接垫114p正上方。在再一些实施 例中，第二掩模结构1702的上表面是第二掩模结构1702的最上表面。

[0096] 在一些实施例中，用于形成第二掩模结构1702的工艺包括对第一掩模 结构1602(参见，例如图16A、图16B)执行第一刻蚀工艺1704(例如， 湿式/干式刻蚀工艺)。第一刻蚀工艺1704移除第一掩模结构1602的上部部 分，从而在第二侧壁阻挡结构1402的内侧壁之间留下第一掩模结构1602 的下部部分作为第二掩模结构1702。在一些实施例中，第一刻蚀工艺1704 是干式刻蚀工艺(例如，反应性离子刻蚀)。在又一些实施例中，第一刻蚀 工艺
1704可为利用氧作为处理气体(和/或刻蚀剂)的干式刻蚀工艺(例如， 氧等离子体刻蚀、氧等离子体灰化等)。

[0097] 如图18A、图18B中所示，在第一介电层1104之上以及第二介电结构 118中形成硬掩模结构1802。硬掩模结构1802直接形成在第二侧壁阻挡结 构1402的内侧壁之间并将第二掩模结构1702与第二侧壁阻挡结构1402隔 开。在一些实施例中，硬掩模结构1802被形成为具有与第二掩模结构1702 的上表面实质上共面的上表面。在其他实施例中，硬掩模结构1802被形成 为使得硬掩模结构1802的上表面设置在第二掩模结构1702的上表面之上 (或下方)。在又一些实施例中，硬掩模结构1802的上表面是硬掩模结构 1802的最上表面。

[0098] 在一些实施例中，用于形成硬掩模结构1802的工艺包括对硬掩模层 1502(参见，例如图17A、图17B)执行第二刻蚀工艺1804(例如，湿式/ 干式刻蚀工艺)。第二刻蚀工艺1804移除硬掩模层1502的上部部分，从而 留下硬掩模层1502的将第二掩模结构1702与第二侧壁阻挡结构1402隔开 的下部部分作为硬掩模结构1802。

[0099] 在一些实施例中，第二刻蚀工艺1804是湿式刻蚀工艺。在又一些实施 例中，第二刻蚀工艺1804是利用氢氟酸(hydrofluoric acid，HF)作为刻蚀 剂的湿式刻蚀工艺。在此种实施例中，湿式刻蚀工艺包括将硬掩模层1502 暴露于包含HF的第一溶液。第一溶液可具有HF为约百分之一的浓度。应 理解，第一溶液可具有不同的HF浓度(例如，HF大于/小于约百分之一)。 在又一些此种实施例中，硬掩模层1502暴露于第一溶液达第一时间间隔。 在再一些此种实施例中，第一时间间隔可为约60秒。如果第一时间间隔为 约60秒，则可控制硬掩模结构1802的高度，使得硬掩模结构1802的上表 面与第二掩模结构1702的上表面为实质上共面的；如果第一时间间隔大于 /小于约60秒，则可减小/增加硬掩模结构1802的高度，使得硬掩模结构1802 的上表面设置在第二掩模结构1702的上表面下方/上方。应理解，第一时间 间隔可为足以形成具有预定高度的硬掩模结构1802的任何时间间隔(例如， 大于60秒)。

[0100] 如图19A、图19B中所示，在第一介电层1104之上以及第二介电结构 118中形成第一侧壁阻挡结构126。第一侧壁阻挡结构126直接形成在第二 介电结构118的内侧壁之间且将硬掩模结构1802与第二介电结构118的内 侧壁隔开。在一些实施例中，第一侧壁阻挡结构126被形成为具有实质上 平坦的上表面。

[0101] 第一侧壁阻挡结构126被形成为从第一介电层1104的上表面朝第二介 电结构118的上表面垂直地延伸第一距离D1。第二介电结构118的上表面 与第一介电层1104的上表面垂直地间隔开第二距离D2。第一距离D1小于 第二距离D2。在一些实施例中，第一距离D1处于第二距离D2的百分之十 与百分之五十之间。

[0102] 在一些实施例中，用于形成第一侧壁阻挡结构126的工艺包括对第二 侧壁阻挡结构1402(参见，例如图18A、图18B)执行第三刻蚀工艺1903 (例如，干式/湿式刻蚀工艺)。第三刻蚀工艺1903移除第二侧壁阻挡结构 1402的上部部分，从而形成第一侧壁阻挡结构126。在一些实施例中，第 三刻蚀工艺将第二侧壁阻挡结构1402的高度降低百分之五十与百分之九十 之间，从而形成第一侧壁阻挡结构126。硬掩模结构1802的高度和/或第二 掩模结构1702的高度提供控制第三刻蚀工艺1903的方式，从而允许第一 侧壁阻挡结构126将被形成为从第一介电层1104的上表面朝第二介电结构 118的上表面垂直地延伸第一距离
D1。

[0103] 在一些实施例中，第三刻蚀工艺1903是湿式刻蚀工艺。在又一些实施 例中，第三刻蚀工艺1903是利用过氧化氢(H2O2)作为刻蚀剂的湿式刻蚀 工艺。在此种实施例中，湿式刻蚀工艺包括将第二侧壁阻挡结构1402暴露 于包含H2O2的第二溶液。第二溶液具有与第一溶液不同的化学组合物。第 二溶液可具有约百分之三十的H2O2浓度。应理解，第二溶液可包含不同浓 度的H2O2(例如，大于/小于约百分之三十的H2O2)。在又一些此种实施例 中，第二侧壁阻挡结构1402暴露于第二溶液达第二时间间隔。在再一些此 种实施例中，第二时间间隔可为约三十秒。如果第二时间间隔为约30秒， 则第一侧壁阻挡结构126被形成为从第一介电层1104的上表面朝第二介电 结构118的上表面垂直地延伸第一距离D1；如果第二时间间隔大于/小于约 三十秒，则第一侧壁阻挡结构126被形成为从第一介电层1104的上表面朝 第二介电结构118的上表面垂直地延伸不等于第一距离D1的第三距离。应 理解，第二时间间隔可为足以形成从第一介电层1104的上表面朝第二介电 结构118的上表面垂直地延伸第一距离D1的第一侧壁阻挡结构126的任何 时间间隔(例如，大于/小于三十秒)。

[0104] 同样如图19A、图19B中所示，在硬掩模结构1802的内侧壁之间直接 形成第三掩模结构1904。在一些实施例中，第三掩模结构1904被形成为具 有设置在硬掩模结构1802的上表面下方的上表面。在又一些实施例中，第 三掩模结构1904的上表面是第三掩模结构1904的最上表面。

[0105] 同样如图19A、图19B中所示，在第三掩模结构1904与硬掩模结构 1802之间形成缝隙(crevice)1906。缝隙1906是设置在第三掩模结构1904 与硬掩模结构1802之间的材料的空隙。在一些实施例中，缝隙1906的侧 壁由第三掩模结构1904的外侧壁及硬掩模结构1802的内侧壁界定。在又 一些实施例中，缝隙1906至少局部地从第三掩模结构1904的上表面延伸 到第三掩模结构1904的下表面。在其他实施例中，缝隙1906从第三掩模 结构1904的上表面完全延伸到第三掩模结构1904的下表面。在再一些实 施例中，缝隙1906在侧向上环绕第三掩模结构1904。

[0106] 在一些实施例中，用于形成第三掩模结构1904及缝隙1906的工艺包 括对第二掩模结构1702执行第三刻蚀工艺。第三刻蚀工艺1903移除第二 掩模结构1702的上部部分及第二掩模结构1702的外部部分，从而形成第 三掩模结构1904。由于第三刻蚀工艺1903移除第二掩模结构1702的外部 部分，因此缝隙1906形成在第三掩模结构1904与硬掩模结构
1802之间。

[0107] 此外，由于第三刻蚀工艺1903是在硬掩模结构1802及第二掩模结构 1702在第一介电层1104之上就位的情况下执行，因此缝隙1906形成在硬 掩模结构1802与第三掩模结构1904之间。如果硬掩模结构1802未就位， 则缝隙1906可形成在第二掩模结构1702与第一侧壁阻挡结构126之间。 如果缝隙1906处于第二掩模结构1702与第一侧壁阻挡结构126之间，则 第一介电层1104的一部分可能被无意地移除，从而增加制作成本而未增添 益处。

[0108] 如图20A、图20B中所示，移除第三掩模结构1904(参见，例如图19A、 图19B)。从硬掩模结构1802移除第三掩模结构1904。在一些实施例中， 用于移除第三掩模结构1904的工艺包括对第三掩模结构1904执行第四刻 蚀工艺2002(例如，湿式/干式刻蚀工艺)。在又一些实施例中，第四刻蚀 工艺2002是干式刻蚀工艺(例如，反应性离子刻蚀)。在再一些实施例中， 第四刻蚀工艺2002可为利用氧作为处理气体(和/或刻蚀剂)的干式刻蚀工 艺(例如，氧等离子体刻蚀、氧等离子体灰化等)。

[0109] 如图21A、图21B中所示，移除硬掩模结构1802(参见，例如图20A、 图20B)。从第一侧壁阻挡结构126及第一介电层1104移除硬掩模结构1802。 在一些实施例中，用于移除硬掩模结构1802的工艺包括对硬掩模结构1802 执行第五刻蚀工艺2102(例如，湿式/干式刻蚀工艺)。

[0110] 在一些实施例中，第五刻蚀工艺2102是湿式刻蚀工艺。在又一些实施 例中，第五刻蚀工艺2102是利用HF作为刻蚀剂的湿式刻蚀工艺。在此种 实施例中，湿式刻蚀工艺包括将第三掩模结构1904暴露于包含HF的第三 溶液。第三溶液可具有HF为约百分之一的浓度。应理解，第三溶液可具有 不同的HF浓度(例如，HF大于/小于约百分之一)。第三溶液可具有与第 一溶液相同的化学组合物。在其他实施例中，第三溶液可具有与第一溶液 不同的化学组合物(例如，不同浓度的HF)。在又一些此种实施例中，第 三掩模结构1904暴露于第三溶液达第三时间间隔。在再一些此种实施例中， 第三时间间隔与第一时间间隔实质上相同。在其他实施例中，第三时间间 隔可大于(或小于)第一时间间隔。应理解，在一些实施例中，可通过相 同的刻蚀工艺移除第三掩模结构1904及硬掩模结构1802。

[0111] 在移除第三掩模结构1904及硬掩模结构1802之后，在第二介电结构 118中以及上部导电接垫114p之上设置第四开口2104。第四开口2104由 第二介电结构118的内侧壁的第一上部部分、第一侧壁阻挡结构126的上 表面、第一侧壁阻挡结构126的内侧壁以及第一介电层1104的上表面的第 二中心部分界定。第一介电层1104的上表面的第二中心部分直接设置在第 一侧壁阻挡结构126的内侧壁之间。第四开口2104具有下部区及设置在下 部区之上的上部区。在一些实施例中，第四开口2104的下部区由第一侧壁 阻挡结构126的内侧壁及第一介电层1104的上表面的第二中心部分界定。 在又一些实施例中，第四开口2104的上部区由第二介电结构118的内侧壁 的第一上部部分及第一侧壁阻挡结构126的上表面界定。在又一些实施例 中，第四开口2104的上部区的最上边界设置在第二介电结构118的上表面 处(或下方)。在再一些实施例中，第四开口2104的下部区的最上边界设 置在第一侧壁阻挡结构126的上表面处(或下方)。

[0112] 如图22A、图22B中所示，在第二介电结构118与ILD结构112之间 形成第一介电结构116。第一介电结构116还形成在第一侧壁阻挡结构126 与上部导电接垫114p之间。第一介电结构116被形成为具有在侧向上间隔 开的内侧壁。在一些实施例中，第一介电结构116的内侧壁与第一侧壁阻 挡结构126的内侧壁实质上对齐。在又一些实施例中，第一介电结构116 的内侧壁实质上是垂直的。

[0113] 在一些实施例中，用于形成第一介电结构116的工艺包括对第一介电 层1104(参见，例如图21A、图21B)执行刻蚀工艺(例如，干式/湿式刻 蚀工艺)。用于形成第一介电结构
116的工艺移除第一介电层1104的中心 区，从而形成第一介电结构116。第一介电层1104的中心区至少局部地设 置在第一侧壁阻挡结构126的内侧壁之间。在又一些实施例中，在刻蚀工 艺期间，将第二介电结构118及第一侧壁阻挡结构126用作掩模结构使得 刻蚀工艺移除第一介电层1104的中心区，从而将第一介电层1104的被遮 蔽的部分留在适当位置作为第一介电结构116。

[0114] 在形成第一介电结构116之后，在第一介电结构116中以及在第四开 口2104与上部导电接垫114p之间设置第五开口2202。第五开口2202由上 部导电接垫114p的上表面的第三中心部分及第一介电结构116的内侧壁界 定。在一些实施例中，第五开口2202的最上边界设置在第一介电结构116 的上表面处(或下方)。在一些实施例中，第五开口2202的外周设置在第 四开口2104的外周内。

[0115] 如图23A、图23B中所示，在ILD结构112及上部导电接垫114p之上 形成下部凸块结构122。在一些实施例中，下部凸块结构122形成在上部导 电接垫114p上。下部凸块结构122形成在第一介电结构116的内侧壁之间 与第一侧壁阻挡结构126的内侧壁之间。在一些实施例中，下部凸块结构 122被形成为具有与第一侧壁阻挡结构126的上表面实质上共面的上表面。 在其他实施例中，下部凸块结构122被形成为使得下部凸块结构122的上 表面设置在第一侧壁阻挡结构126的上表面之上(或下方)。在又一些实施 例中，下部凸块结构122被形成为接触上部导电接垫114p的上表面、第一 介电结构116的内侧壁及第一侧壁阻挡结构126的内侧壁。在又一些实施 例中，下部凸块结构122被形成为接触第二介电结构118的内侧壁。

[0116] 在一些实施例中，用于形成下部凸块结构122的工艺包括在上部导电 接垫114p上、在第五开口2202中(参见，例如图22A到图22B)以及局 部地在第四开口2104中(例如，第四开口2104的下部区)沉积第一导电 材料，从而形成在上部导电接垫114p之上且朝向第二介电结构118的上表 面垂直地延伸的下部凸块结构122。在一些实施例中，第一导电材料可为或 包含例如Ni、Ni合金、一些其他合适的金属、或前述材料的组合。第一导 电材料可通过例如CVD、PVD、ALD、溅镀、电化学镀覆、无电镀覆、一 些其它沉积工艺、或前述工艺的组合进行沉积。在又一些实施例中，第一 导电材料通过电镀工艺进行沉积。

[0117] 如图24A、图24B中所示，在下部凸块结构122及第一侧壁阻挡结构 126之上形成上部凸块结构124。在一些实施例中，上部凸块结构124形成 在下部凸块结构122上及第一侧壁阻挡结构126上。上部凸块结构124形 成在第二介电结构118的内侧壁之间。上部凸块结构124被形成为具有与 第二介电结构118的上表面实质上共面(或设置在第二介电结构118的上 表面下方)的上表面。在一些实施例中，上部凸块结构124被形成为使得 上部凸块结构124的上表面不延伸到第二介电结构118的上表面上方。在 又一些实施例中，上部凸块结构124被形成为接触下部凸块结构122的上 表面及第二介电结构118的内侧壁。在又一些实施例中，上部凸块结构124 被形成为接触第一侧壁阻挡结构126的上表面。在再一些实施例中，上部 凸块结构124被形成为接触第一侧壁阻挡结构126的内侧壁。

[0118] 在一些实施例中，用于形成上部凸块结构124的工艺包括在下部凸块 结构122上、在第一侧壁阻挡结构126上以及局部地在第四开口2104中(例 如，第四开口2104的上部区(参见，例如图23A、图23B))沉积第二导电 材料，从而形成位于下部凸块结构122及第一侧壁阻挡结构126二者之上 且朝向第二介电结构118的上表面垂直地延伸的上部凸块结构124。第二导 电材料与第一导电材料不同。在一些实施例中，第二导电材料可为或包含 例如Au、Pt、一些其他合适的金属、或前述材料的组合。在又一些实施例 中，第一导电材料是Ni且第二导电材料是Au。第二导电材料可通过例如 CVD、PVD、ALD、溅镀、电化学镀覆、无电镀覆、一些其它沉积工艺、 或前述工艺的组合进行沉积。在又一些实施例中，第二导电材料通过电镀 工艺进行沉积。

[0119] 在一些实施例中，在形成上部凸块结构124之后，完成凸块结构120 的形成。凸块结构120包括下部凸块结构122及上部凸块结构124。在又一 些实施例中，在形成上部凸块结构124之后，完成IC 100的形成。

[0120] 图25示出形成图1所示IC 100的一些实施例的方法的一些实施例的流 程图2500。尽管图25的流程图2500在本文中被例示及阐述为一系列动作 或事件，然而应理解，这些动作或事件的例示次序不应被解释为具有限制 性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所 例示和/或所阐述的动作或事件之外的其他动作或事件同时发生。此外，在 实施本文说明的一个或多个方面或实施例时可能并非需要所有所例示动 作，且本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动 作和/或阶段中施行。

[0121] 在动作2502处，在第一介电层之上及工件之上形成第一介电结构，其 中工件包括上部导电接垫，其中第一介电层设置在第一介电结构与工件之 间，且其中第一介电结构的内侧壁界定设置在第一介电结构中以及上部导 电接垫之上的开口的侧壁。图11A到图11B至图12A到图12B示出与动作 2502对应的一些实施例的一系列各种剖视图。

[0122] 在动作2504处，在第一介电层之上以及沿开口的侧壁形成第一侧壁阻 挡结构。图13A到图13B至图14A到图14B示出与动作2504对应的一些 实施例的一系列各种剖视图。

[0123] 在动作2506处，在第一介电层之上以及第一侧壁阻挡结构的内侧壁之 间形成掩模结构。图15A到图15B至图17A到图17B示出与动作2506对 应的一些实施例的一系列各种剖视图。

[0124] 在动作2508处，在第一介电层之上以及第一侧壁阻挡结构的内侧壁之 间形成硬掩模结构，其中硬掩模结构将掩模结构与第一侧壁阻挡结构及第 一介电结构二者隔开。图
15A到图15B至图18A到图18B示出与动作2508 对应的一些实施例的一系列各种剖视图。

[0125] 在动作2510处，通过移除第一侧壁阻挡结构的上部部分，在第一介电 结构的内侧壁之间以及第一介电层之上形成第二侧壁阻挡结构。图19A到 图19B例示出与动作2510对应的一些实施例的各种剖视图。

[0126] 在动作2512处，在工件与第一介电结构之间及工件与第二侧壁阻挡结 构之间形成第二介电结构。图20A到图20B至图22A到图22B示出与动作 2512对应的一些实施例的一系列各种剖视图。

[0127] 在动作2514处，在上部导电接垫之上形成下部凸块结构，其中下部凸 块结构电耦合到上部导电接垫，且其中下部凸块结构垂直地穿过第二介电 结构且垂直地沿第二侧壁阻挡结构的内侧壁延伸。图23A到图23B例示出 与动作2514对应的一些实施例的各种剖视图。

[0128] 在动作2516处，在下部凸块结构之上、第二侧壁阻挡结构之上以及第 一介电结构的内侧壁之间形成上部凸块结构。图24A到图24B示出与动作 2516对应的一些实施例的各种剖视图。

[0129] 图26A到图26B至图28A到图28B示出形成第一单体化管芯的方法的 一些实施例的一系列各种视图，所述第一单体化管芯包括图1所示IC的一 些实施例。后缀为“A”的图(例如，图26A)示出形成第一单体化管芯的方 法的一些实施例的一系列布局图，所述第一单体化管芯包括图1所示IC 100 的一些实施例。后缀为“B”的图(例如，图26B)示出沿对应图的线B-B截 取的后缀为“A”的对应图的一系列剖视图。举例来说，图26B示出沿图26A 所示线B-B截取的图26A所示IC 100的剖视图，图27B示出沿图27A所 示线B-B截取的图27A所示IC 
100的剖视图，以此类推。

[0130] 如图26A、图26B中所示，在半导体晶片2602上设置多个IC(为了 易于说明，未标记)。所述多个IC以阵列形式设置在半导体晶片2602上。 IC 100是所述多个IC中的一者。在一些实施例中，所述多个IC中的IC中 的每一者包括至少局部地设置在第二介电结构(例如，第二介电结构118) 中的凸块结构(例如，凸块结构120)，凸块结构包括下部凸块结构(例如， 下部凸块结构122)以及上部凸块结构(例如，上部凸块结构124)。半导 体晶片2602包含任何类型的半导体本体(例如，单晶硅/CMOS块、硅锗 (SiGe)、绝缘体上硅(SOI)等)。在一些实施例中，半导体晶片2602是 盘状(disk-shaped)的。

[0131] 如图27A、图27B中所示，将载体晶片2702接合到半导体晶片2602。 在一些实施例中，载体晶片2702是盘状的。载体晶片2702可为例如聚酰 亚胺晶片、半导体晶片等。在一些实施例中，用于将载体晶片2702接合到 半导体晶片2602的工艺包括(例如，通过临时接合工艺)将载体晶片2702 接合到所述多个IC的第二介电结构和/或所述多个IC的上部凸块结构。由 于所述多个IC中的IC包括凸块结构，因此将载体晶片2702接合到半导体 晶片2602的工艺(例如，通过将载体晶片2702接合到所述多个IC的第二 介电结构和/或所述多个IC的上部凸块结构)可因为上部凸块结构的最上点 设置在第二介电结构的最上点处或第二介电结构的最上点下方而得到改 善，从而改善良率(例如，通过防止在接合期间对IC的损坏，防止载体晶 片的无意剥离等)。

[0132] 如图28A、图28B中所示，在将载体晶片2702接合到半导体晶片2602 的情况下，对被接合在一起的载体晶片2702与半导体晶片2602(参见，例 如图27A、图27B)执行晶片切割工艺，以将所述多个IC中的IC从被接合 在一起的载体晶片2702与半导体晶片2602单体化，从而形成第一多个单 体化管芯。第一多个单体化管芯分别包括所述多个IC。举例来说，IC 100 是从被接合在一起的载体晶片2702与半导体晶片2602单体化，以形成包 括IC 100的第一单体化管芯2802。在一些实施例中，晶片切割工艺包括向 被接合在一起的载体晶片
2702与半导体晶片2602中执行一系列剖切，以 形成多个切割道2804，所述多个切割道2804中的每一者设置在所述多个IC 中的IC的一侧上。随后，向被接合在一起的载体晶片2702与半导体晶片 2602施加机械力，以将所述多个IC中的IC单体化，从而形成第一多个单 体化管芯。在又一些实施例中，所述剖切可通过例如机械锯切、激光剖切 等来执行。

[0133] 在一些实施例中，在形成所述多个单体化管芯之后，所述多个单体化 管芯中的单体化管芯中的每一者包括半导体衬底及载体衬底。举例来说， 第一单体化管芯2802包括半导体衬底102及载体衬底702(参见，例如图 7)。在一些实施例中，半导体衬底102是半导体晶片2602的已通过晶片切 割工艺从半导体晶片2602单体化的一部分。在又一些实施例中，载体衬底 702是载体晶片2702的已通过晶片切割工艺从载体晶片2702单体化的一部 分。第一单体化管芯2802可具有正方形(或矩形)布局。半导体衬底102 可具有正方形(或矩形)布局。载体衬底702可具有方形(或矩形)布局。 在一些实施例中，半导体衬底102的布局与载体衬底702的布局实质上相 同(例如，具有实质上相同的面积及布局形状)。在形成第一单体化管芯2802 之后，可通过随后的移除工艺从IC 100移除(例如，剥离)载体衬底702。 应理解，在一些实施例中，可在执行晶片切割工艺之前移除(例如，剥离) 载体晶片2702。在此种实施例中，在形成所述多个单体化管芯之后，所述 多个单体化管芯中的单体化管芯不包括载体衬底。

[0134] 图29示出形成显示器件(或可称为一种半导体封装)900的方法的一 些实施例的剖视图，显示器件900包括在图26A到图26B至图28A到图28B 中形成的第一单体化管芯
2802。

[0135] 如图29中所示，将第一单体化管芯2802接合到屏幕面板802(参见， 例如图8)。应理解，第一单体化管芯2802并不限于包括图26A到图26B 至图28A到图28B中所例示的IC 100的实施例，而是第一单体化管芯2802 可包括IC 100的其他实施例(参见，例如图1到图
6)。在一些实施例中， 在将第一单体化管芯2802接合到屏幕面板802之前，从第一单体化管芯 2802(例如，通过合适的剥离工艺，例如激光剥离工艺)移除载体衬底702。 在一些实施例中，屏幕面板802包括透明接合层804及透明盖体结构806。 在又一些实施例中，在透明盖体结构806中设置一个或多个第二导电特征 906(例如，导线)。此外，将第二多个单体化管芯2902a-2902b接合到屏幕 面板802。第二多个单体化管芯2902a-2902b分别包括所述多个发光IC 902a-902c。举例来说，第二单体化管芯2902a包括第一发光IC 902a，且第 三单体化管芯2902b包括第二发光IC 902b。应理解，在其他实施例中，所 述多个发光IC 902a-
902c中的一者或多者可设置在第二多个单体化管芯中 的一者上。

[0136] 在一些实施例中，用于将第一单体化管芯2802及第二多个单体化管芯 2902a-2902b接合到屏幕面板802的工艺包括通过转移工艺将第一单体化管 芯2802及第二多个单体化管芯2902a-2902b转移到屏幕面板802上，从而 将第一单体化管芯2802及第二多个单体化管芯2902a-2902b接合到屏幕面 板802上。举例来说，转移工艺包括从第一位置拾取第一单体化管芯2802、 第二单体化管芯2902及第三单体化管芯2902b，并将第一单体化管芯
2802、 第二单体化管芯2902及第三单体化管芯2902b转移到透明接合层804上， 从而将第一单体化管芯2802、第二单体化管芯2902a及第三单体化管芯 2902b接合到屏幕面板802。
由于第一单体化管芯2802、第二单体化管芯 2902a及第三单体化管芯2902b接合到屏幕面板802，因此IC 100、第一发 光IC 902a及第二发光IC 902b也接合到屏幕面板802。

[0137] 在一些实施例中，转移工艺可为例如拾取及放置转移工艺 (pick-and-place transfer process)、弹性体印模(elastomer stamp)(或辊) 工艺、静电印模工艺、一些其他合适的转移工艺、或前述工艺的组合。应 理解，第一单体化管芯2802、第二单体化管芯
2902a及第三单体化管芯 2902b可通过多个转移工艺接合到屏幕面板802。第一单体化管芯
2802、第 二单体化管芯2902a及第三单体化管芯2902b以预定图案(例如，5×5阵列) 接合到屏幕面板802，使得所述一个或多个第二导电特征906将发光IC 902a-902c电耦合到IC 
100。

[0138] 由于IC 100包括凸块结构120，因此在第一单体化管芯2802与屏幕面 板802之间存在改善的接合界面。举例来说，由于上部凸块结构124不具 有在第二介电结构118的上表面之上延伸的“栅栏”结构502(参见，例如图 5)，因此第一单体化管芯2802与屏幕面板802之间的接合界面得到改善。 改善的接合界面可改善显示器件900的坚固性(例如，屏幕面板
802响应 于施加在透明盖体结构806上的给定机械力而抗破裂/抗破碎/抗分层)和/ 或提
高显示器件900的良率。举例来说，由于凸块结构120减少了在显示 器件900的制作期间(或在消费者使用期间)可能导致屏幕面板802破裂/ 破碎/分层的高应力点(例如，由于高应力点的减少增加了在屏幕面板802 破裂/破碎/分层之前可施加在透明盖体结构806上的机械力的量)，因此改 善的接合界面可改善显示器件900的坚固性和/或显示器件900的良率。

[0139] 图30例示出用于以下的(例如是用于形成半导体封装)方法的一些实 施例的流程图3000：(1)形成包括图1所示IC 100的一些实施例的单体化 管芯；以及(2)形成包括单体化管芯的显示器件。尽管图30的流程图3000 在本文中被例示及阐述为一系列动作或事件，然而应理解，这些动作或事 件的例示次序不应被解释为具有限制性意义。举例来说，某些动作可以不 同的次序发生，和/或可与除本文中所例示和/或所阐述的动作或事件之外的 其他动作或事件同时发生。此外，在实施本文说明的一个或多个方面或实 施例时可能并非需要所有所例示动作，且本文中所绘示的动作中的一个或 多个动作可在一个或多个单独的动作和/或阶段中施行。

[0140] 在动作3002处，接收包括设置在半导体晶片上的多个集成电路(IC) 的半导体晶片。图26A到图26B示出与动作3002对应的一些实施例的各种 视图。

[0141] 在动作3004处，将载体晶片接合到半导体晶片。图27A到图27B例 示出与动作3004对应的一些实施例的各种视图。

[0142] 在动作3006处，通过将所述多个IC中的第一IC从被接合在一起的半 导体晶片与载体晶片单体化，形成包括所述多个IC中的第一IC的第一单 体化管芯。图28A到图28B例示出与动作3006对应的一些实施例的各种视 图。在一些实施例中，用于形成包括图1所示IC的一些实施例的单体化管 芯的方法3007包括动作3002、动作3004及动作3006。

[0143] 在动作3008处，将第一单体化管芯接合到屏幕面板。图29例示出与 动作3008对应的一些实施例的剖视图。

[0144] 在动作3010处，将包括发光IC的第二单体化管芯接合到屏幕面板。 图29例示出与动作3010对应的一些实施例的剖视图。在一些实施例中， 用于形成包括单体化管芯的显示器件的方法3011包括动作3008及动作 3010。

[0145] 在一些实施例中，本申请提供一种形成集成电路(IC)的方法。所述 方法包括：接收工件，所述工件包括嵌置在层间介电(ILD)结构中的内连 结构且包括设置在所述ILD结构及所述内连结构之上的第一介电层。在所 述工件之上形成第一介电结构。在所述第一介电层之上以及沿所述第一介 电结构的内侧壁形成侧壁阻挡结构。在所述第一介电层之上以及沿所述侧 壁阻挡结构的内侧壁形成硬掩模结构，其中所述硬掩模结构的高度小于所 述第一介电结构的高度。在形成所述硬掩模结构之后，移除所述侧壁阻挡 结构的上部部分以使所述侧壁阻挡结构的高度小于或等于所述硬掩模结构 的所述高度。移除所述第一介电层的设置在所述侧壁阻挡结构的所述内侧 壁之间的部分，以形成第二介电结构。在所述ILD结构之上形成下部凸块 结构，且所述下部凸块结构沿所述第二介电结构的内侧壁以及沿所述侧壁 阻挡结构的所述内侧壁垂直地延伸。在所述下部凸块结构及所述侧壁阻挡 结构二者之上形成上部凸块结构。

[0146] 在上述形成集成电路的方法中，移除所述第一介电层的所述部分会暴 露出所述内连结构的上部导电接垫；且所述下部凸块结构被形成为从所述 上部导电接垫垂直地延伸。

[0147] 在上述形成集成电路的方法中，还包括：在移除所述侧壁阻挡结构的 所述上部部分之后且在移除所述第一介电层的所述部分之前，移除所述硬 掩模结构。

[0148] 在上述形成集成电路的方法中，形成所述硬掩模结构包括：形成对所 述第一介电结构的上表面、所述侧壁阻挡结构的所述内侧壁及所述第一介 电层的所述部分的上表面进行衬垫的硬掩模层；在所述硬掩模层之上形成 掩模结构；移除所述掩模结构的上部部分，以使所述掩模结构的下部部分 留存在所述硬掩模层之上，其中所述掩模结构的所述下部部分的上表面设 置在所述第一介电结构的最上表面及所述硬掩模层的最上表面二者下方； 以及移除所述硬掩模层的上部部分，从而形成所述硬掩模结构。

[0149] 在上述形成集成电路的方法中，所述侧壁阻挡结构的所述上部部分是 通过第一刻蚀工艺被移除；以及所述第一刻蚀工艺移除所述掩模结构的所 述下部部分的外侧区，从而在所述掩模结构的所述下部部分与所述硬掩模 层之间形成缝隙。

[0150] 在上述形成集成电路的方法中，在移除所述侧壁阻挡结构的所述上部 部分之后且在形成所述下部凸块结构之前，移除所述掩模结构的所述下部 部分及所述硬掩模结构二者；以及所述硬掩模层的所述上部部分是通过第 二刻蚀工艺被移除；所述第一刻蚀工艺包括将所述侧壁阻挡结构的所述上 部部分、所述掩模结构的所述下部部分及所述硬掩模结构暴露于第一刻蚀 剂；以及所述第二刻蚀工艺包括将所述硬掩模层及所述掩模结构的所述下 部部分暴露于与所述第一刻蚀剂不同的第二刻蚀剂。

[0151] 在一些实施例中，本申请提供一种集成电路(IC)。所述IC包括：层 间介电(ILD)结构，设置在半导体衬底之上，其中内连结构嵌置在所述ILD 结构中。第一介电结构设置在所述ILD结构及所述内连结构之上，其中所 述内连结构的导电接垫至少局部地设置在所述第一介电结构的第一内侧壁 之间。第二介电结构设置在所述第一介电结构之上，其中所述第一内侧壁 设置在所述第二介电结构的第二内侧壁之间。侧壁阻挡结构设置在所述第 一介电结构之上且沿所述第二内侧壁垂直地延伸。下部凸块结构设置在所 述导电接垫之上以及所述第二内侧壁之间，其中所述下部凸块结构沿所述 第一内侧壁以及沿所述侧壁阻挡结构的第三内侧壁垂直地延伸。上部凸块 结构设置在所述下部凸块结构及所述侧壁阻挡结构二者之上，其中所述上 部凸块结构沿所述第二内侧壁垂直地延伸，且其中所述上部凸块结构的最 上点设置在所述第二介电结构的最上点处或所述第二介电结构的所述最上 点下方。

[0152] 在上述集成电路中，所述侧壁阻挡结构是氮化钛；所述下部凸块结构 是镍；以及所述上部凸块结构是金。

[0153] 在上述集成电路中，所述上部凸块结构的最上表面不设置在所述第二 介电结构的最上表面之上。

[0154] 在上述集成电路中，所述侧壁阻挡结构的最上表面实质上为平坦的。

[0155] 在上述集成电路中，所述第三内侧壁是弧形的；所述第三内侧壁中的 一者从所述侧壁阻挡结构的最下表面到所述侧壁阻挡结构的所述最上表面 朝向所述侧壁阻挡结构的外侧壁弯曲；以及所述第三内侧壁中的所述一者 与所述侧壁阻挡结构的所述外侧壁二者设置在所述下部凸块结构的同一侧 上。

[0156] 在上述集成电路中，所述侧壁阻挡结构的最上表面设置在所述第二介 电结构的最上表面与所述第二介电结构的最下表面之间。

[0157] 在上述集成电路中，所述下部凸块结构的最上表面与所述侧壁阻挡结 构的所述最上表面实质上共面；以及所述上部凸块结构的最上表面设置在 所述第二介电结构的所述最上表面下方。

[0158] 在上述集成电路中，所述下部凸块结构的最上表面设置在所述侧壁阻 挡结构的所述最上表面下方；以及所述上部凸块结构的最上表面与所述第 二介电结构的所述最上表面实质上共面。

[0159] 在上述集成电路中，所述下部凸块结构的最上点设置在所述侧壁阻挡 结构的所述最上表面之上。

[0160] 在上述集成电路中，所述下部凸块结构的最上表面具有第一凹陷部分 及第一环形部分；以及所述第一环形部分在侧向上以第一连续路径围绕所 述第一凹陷部分延伸。

[0161] 在上述集成电路中，所述上部凸块结构的最上表面具有第二凹陷部分 及第二环形部分；以及所述第二环形部分在侧向上以第二连续路径围绕所 述第二凹陷部分延伸。

[0162] 在一些实施例中，本申请提供一种方法。所述方法包括：接收半导体 晶片，所述半导体晶片具有设置在所述半导体晶片上的多个集成电路(IC)， 其中：所述多个IC中的第一IC包括层间介电(ILD)结构、设置在所述ILD 结构之上的介电结构以及设置在所述ILD结构之上以及所述介电结构的内 侧壁之间的凸块结构；所述凸块结构包括下部凸块结构及上部凸块结构； 侧壁阻挡结构沿所述下部凸块结构的外侧壁设置且至少局部地将所述下部 凸块结构与所述介电结构的所述内侧壁隔开；所述侧壁阻挡结构的最上表 面与所述下部凸块结构的最上表面实质上共面；且所述上部凸块结构设置 在所述下部凸块结构及所述侧壁阻挡结构二者之上。通过将所述载体晶片 接合到所述介电结构或所述凸块结构而将载体晶片接合到所述半导体晶 片。通过将所述第一IC从被接合在一起的所述半导体晶片与所述载体晶片 单体化来形成包括所述第一IC的第一单体化管芯。

[0163] 在上述方法中，在形成所述第一单体化管芯之后，所述第一单体化管 芯包括设置在所述层间介电结构下方的半导体衬底以及设置在所述介电结 构及所述凸块结构二者之上的载体衬底。

[0164] 在上述方法中，在形成所述第一单体化管芯之后，从所述第一单体化 管芯移除所述载体衬底；在从所述第一单体化管芯移除所述载体衬底之后， 将所述第一单体化管芯接合到屏幕面板；以及将包括发光集成电路的第二 单体化管芯接合到所述屏幕面板，其中所述发光集成电路包括一个或多个 发光结构。

[0165] 以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地 理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使 用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的 实施例相同的目的和/或实现与本文中
所介绍的实施例相同的优点。所属领 域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围， 而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改 变、代替及变更。