静电保护电路

摘要

一种静电保护电路，包括：电源端、输入焊盘端、接地端、第一双向二极管模块、第二双向二极管模块、内部电路；第一双向二极管模块具有第一端和第二端，第一双向二极管模块的第一端连接电源端，第一双向二极管模块的第二端连接所述输入焊盘端；第二双向二极管模块具有第一端和第二端，第二双向二极管模块的第一端连接输入焊盘端，第二双向二极管模块的第二端连接所述接地端；内部电路具有第一端、第二端和第三端，内部电路的第一端连接所述电源端，内部电路的第二端连接输入焊盘端，内部电路的第三端连接所述接地端。避免了先进制程当芯片内部电路中的晶体管栅氧化层的击穿电压小于其静电保护晶体管的结的击穿电压时的静电保护电路的失效的问题。

权利要求

1.一种静电保护电路，其特征在于，包括：

电源端、输入焊盘端、接地端、第一双向二极管模块、第二双向二极管模块、内部电路；

所述第一双向二极管模块具有第一端和第二端，所述第一双向二极管模块的第一端连接所述电源端，所述第一双向二极管模块的第二端连接所述输入焊盘端；

所述第二双向二极管模块具有第一端和第二端，所述第二双向二极管模块的第一端连接所述输入焊盘端，所述第二双向二极管模块的第二端连接所述接地端；

所述内部电路具有第一端、第二端和第三端，所述内部电路的第一端连接所述电源端，所述内部电路的第二端连接所述输入焊盘端，所述内部电路的第三端连接所述接地端。

2.如权利要求1所述的静电保护电路，其特征在于，所述静电保护电路还包括：电阻，所述电阻包括第一端和第二端，所述电阻的第一端连接所述输入焊盘端，所述电阻的第二端连接所述内部电路的第二端，且连接所述第一双向二极管模块第二端，且连接所述第二双向二极管模块第一端。

3.如权利要求2所述的静电保护电路，其特征在于，所述电阻的第一端与所述电源端之间还连接有第五二极管，所述电阻的第一端与所述接地端之间还连接有第六二极管。

4.如权利要求2所述的静电保护电路，其特征在于，所述芯片内部电路至少包括串联的PMOS晶体管和NMOS晶体管，所述PMOS晶体管的漏极与所述NMOS晶体管的漏极连接，所述PMOS晶体管的源极作为第一端与所述电源端连接，所述NMOS晶体管的源极作为第三端与所述接地端连接，所述PMOS晶体管的栅极与所述NMOS晶体管的栅极连接在一起作为第二端并与所述电阻的第二端连接。

5.如权利要求1所述的静电保护电路，其特征在于，所述第一双向二极管模块包括反向连接的第一二极管和正向连接的若干串联的第三二极管。

6.如权利要求5所述的静电保护电路，其特征在于，所述第一二极管的数量为一个，所述第三二极管的数量大于一个。

7.如权利要求6所述的静电保护电路，其特征在于，所述若干串联的第三二极管的导通电压大于所述输入焊盘端的正常工作电压，并且小于所述PMOS晶体管的栅氧化层击穿电压。

8.如权利要求1所述的静电保护电路，其特征在于，所述第二双向二极管模块包括反向连接的第二二极管和正向连接的若干串联的第四二极管。

9.如权利要求8所述的静电保护电路，其特征在于，所述第二二极管的数量为一个，所述第四二极管的数量大于一个。

10.如权利要求9所述的静电保护电路，其特征在于，所述若干串联的第四二极管的导通电压大于所述输入焊盘端的正常工作电压，并且小于所述NMOS晶体管的栅氧化层击穿电压。

说明书

静电保护电路

技术领域

[0001] 本发明涉及集成电路领域，尤其涉及一种静电保护电路。

背景技术

[0002] 带静电的物体与元器件有电接触时，静电会转移到元器件上或通过元器件放电；或者元器件本身带电，通过其它物体放电。这两种过程都可能损伤元器件，损伤的程度与静电放电的模式有关。实际过程中静电的来源有很多，放电的形式也有多种。但通过对静电的主要来源以及实际发生的静电放电过程的研究认为，对元器件造成损伤的主要是三种模式：带电人体的静电放电模式(Human Body Model，HBD)、带电机器的放电模式(Machine Model，MM)和充电器件的放电模式(Charged-Device Model，CDM)。

[0003] 在集成电路的接口电路上，为防止静电放电对集成电路造成破坏，需要设置相应的静电防护电路(ESD protection circuits)，静电防护电路不仅要保护电子元件不被静电放电损毁，还要保证万一出现静电放电事件后系统仍能继续运行。

[0004] 现有的一种静电保护电路，请参考图1，包括：输入焊盘端Input、电源端VDD、接地端VSS、内部电路100和静电保护结构，所述内部电路100包括第二NMOS晶体管Mn2和第二PMOS晶体管Mp2，第二NMOS晶体管Mn2的漏极与第二PMOS晶体管Mp2的漏极连接，第二NMOS晶体管Mn2的栅极与第二PMOS晶体管Mp2的栅极连接在一起并通过一电阻Rin与输入焊盘端Input连接，第二NMOS晶体管Mn2源极与接地端VSS连接，第二PMOS晶体管Mp2的源极与电源端VDD连接，所述静电保护结构包括第一NMOS晶体管Mn1和第一PMOS晶体管Mp1，第一NMOS晶体管Mn1的漏极与第一PMOS晶体管Mp1的漏极连接在一起并与第二PMOS晶体管的栅极连接，第一NMOS晶体管Mn1的栅极与接地端VSS连接，第一PMOS晶体管Mp1的栅极与电源端VDD连接，第一NMOS晶体管Mn1源极与接地端VSS连接，第一PMOS晶体管Mp1的源极与电源端VDD连接。

[0005] 上述静电保护结构能正常工作的前提是静电保护晶体管(第一NMOS晶体管Mn1和第一PMOS晶体管Mp1)的结击穿电压小于内部电路晶体管(第二NMOS晶体管Mn2和第二PMOS晶体管Mp2)的栅氧化层击穿电压，当静电发生时，静电保护晶体管先于内部电路晶体管被击穿，从而释放静电以保护内部电路中的晶体管。

[0006] 但是随着先进制程的开发，内部电路晶体管中的栅氧化层的厚度变得越来越薄，内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得上述静电保护电路失效，现有的静电保护电路的设计窗口已不能应用，亟需一种新的静电保护电路。

发明内容

[0007] 本发明所要解决的技术问题是提供一种新的静电保护电路。

[0008] 本发明提供了一种静电保护电路，包括：

[0009] 电源端、输入焊盘端、接地端、第一双向二极管模块、第二双向二极管模块、内部电路；

[0010] 所述第一双向二极管模块具有第一端和第二端，所述第一双向二极管模块的第一端连接所述电源端，所述第一双向二极管模块的第二端连接所述输入焊盘端；

[0011] 所述第二双向二极管模块具有第一端和第二端，所述第二双向二极管模块的第一端连接所述输入焊盘端，所述第二双向二极管模块的第二端连接所述接地端；

[0012] 所述内部电路具有第一端、第二端和第三端，所述内部电路的第一端连接所述电源端，所述内部电路的第二端连接所述输入焊盘端，所述内部电路的第三端连接所述接地端。

[0013] 可选的，所述静电保护电路还包括：电阻，所述电阻包括第一端和第二端，所述电阻的第一端连接所述输入焊盘端，所述电阻的第二端连接所述内部电路的第二端，且连接所述第一双向二极管模块第二端，且连接所述第二双向二极管模块第一端。

[0014] 可选的，所述电阻的第一端与所述电源端之间还连接有第五二极管，所述电阻的第一端与所述接地端之间还连接有第六二极管。

[0015] 可选的，所述芯片内部电路至少包括串联的PMOS晶体管和NMOS晶体管，所述PMOS晶体管的漏极与所述NMOS晶体管的漏极连接，所述PMOS晶体管的源极作为第一端与所述电源端连接，所述NMOS晶体管的源极作为第三端与接地端连接，所述PMOS晶体管的栅极与NMOS晶体管的栅极连接在一起作为第二端并与所述电阻的第二端连接。

[0016] 可选的，所述第一双向二极管模块包括反向连接的第一二极管和正向连接的若干串联的第三二极管。

[0017] 可选的，所述第一二极管的数量为一个，所述第三二极管的数量大于一个。

[0018] 可选的，所述若干串联的第三二极管的导通电压大于所述输入焊盘端的正常工作电压，并且小于所述PMOS晶体管的栅氧化层击穿电压。

[0019] 可选的，所述第二双向二极管模块包括反向连接的第二二极管和正向连接的若干串联的第四二极管。

[0020] 可选的，所述第二二极管的数量为一个，所述第四二极管的数量大于一个。

[0021] 可选的，所述若干串联的第四二极管的导通电压大于所述输入焊盘端的正常工作电压，并且小于所述NMOS晶体管的栅氧化层击穿电压。

[0022] 与现有技术相比，本发明技术方案具有以下优点：

[0023] 本发明的静电保护电路，包括：电源端、输入焊盘端、接地端、第一双向二极管模块、第二双向二极管模块、内部电路；所述第一双向二极管模块具有第一端和第二端，所述第一双向二极管模块的第一端连接所述电源端，所述第一双向二极管模块的第二端连接所述输入焊盘端；所述第二双向二极管模块具有第一端和第二端，所述第二双向二极管模块的第一端连接所述输入焊盘端，所述第二双向二极管模块的第二端连接所述接地端；所述内部电路具有第一端、第二端和第三端，所述内部电路的第一端连接所述电源端，所述内部电路的第二端连接所述输入焊盘端，所述内部电路的第三端连接所述接地端。通过第一双向二极管模块和第二双向二极管模块有效的针对充电器件的放电模式(Charged-Device Model，CDM)进行设计，可以实现电源端向输入焊盘端静电泄放、输入焊盘端向电源端静电泄放、输入焊盘端向接地端静电泄放以及接地端向输入焊盘端静电泄放，从而避免了先进制程当芯片内部电路中的晶体管栅氧化层的击穿电压小于其静电保护晶体管的结的击穿电压时的静电保护电路的失效的问题；并且仍可以采用现有的静电保护电路的设计窗口进行更先进制程时的静电保护电路的设计。

[0024] 进一步，所述第五二极管和第六二极管构成第一级静电防护结构，电阻和第一双向二极管模块和第二双向二极管模块构成第二级静电防护结构，第一级静电防护结构和第二级静电防护结构都是针对带电人体的静电放电模式(Human Body Model，HBD)和带电机器的放电模式(Machine Model，MM)设计的，第一双向二极管模块和第二双向二极管模块是针对充电器件的放电模式(Charged-Device Model，CDM)设计的。

[0025] 进一步，第一双向二极管模块包括反向连接的第一二极管和正向连接的若干串联的第三二极管，所述第一二极管的数量为一个，所述第三二极管的数量大于一个，所述第三二极管的数量需满足：所述若干串联的第三二极管的导通电压大于输入焊盘端的正常工作电压，并且小于PMOS晶体管的栅氧化层击穿电压。当内部电路中PMOS晶体管的栅氧化层变薄时，只需相应的调整串联的第三二极管的数量，使得串联的若干第三二极管的导通电压仍满足大于输入焊盘端的正常工作电压，并且小于PMOS晶体管的栅氧化层击穿电压，可以很容易的根据原来的静电保护电路的设计窗口完成静电保护电路的设计，提高了先进制程下的静电保护电路的设计效率；此外不影响输入电路的正常功能，保证了输入电路的正常工作。

[0026] 进一步，第二双向二极管模块包括反向连接的第二二极管和正向连接的若干串联的第四二极管，所述第二二极管的数量为一个，所述第四二极管的数量大于一个，所述第四二极管的数量需满足：所述若干串联的第四二极管的导通电压大于输入焊盘端Input的正常工作电压，并且小于NMOS晶体管的栅氧化层击穿电压。当内部电路中NMOS晶体管的栅氧化层变薄时，只需相应的调整串联的第四二极管的数量，使得串联的第四二极管的导通电压仍满足大于输入焊盘端的正常工作电压，并且小于串联的第四二极管的栅氧化层击穿电压，可以很容易的根据原来的静电保护电路的设计窗口完成静电保护电路的设计，提高了先进制程下的静电保护电路的设计效率；此外不影响输入电路的正常功能，保证了输入电路的正常工作。

附图说明

[0027] 图1为现有技术静电保护电路的结构示意图；

[0028] 图2为本发明实施例静电保护电路的结构示意图。

具体实施方式

[0029] 如背景技术所言，随着先进制程的开发，内部电路晶体管中的栅氧化层的厚度变得越来越薄，内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，使得上述静电保护电路失效，现有的静电保护电路的设计窗口已不能应用。

[0030] 研究发现，先进制程的不断开发，栅氧化层变得越来越薄，晶体管的栅氧化层的击穿电压会变小的速度要快于晶体管的结击穿电压变小的速度，从而使得内部电路晶体管中栅氧化层的击穿电压变得小于静电保护晶体管的结击穿电压，导致静电保护电路失效，并且使得现有的静电保护电路的设计窗口已不能继续应用。

[0031] 为此，本发明提供了一种静电保护电路，包括：电源端、输入焊盘端、接地端、第一双向二极管模块、第二双向二极管模块、内部电路；所述第一双向二极管模块具有第一端和第二端，所述第一双向二极管模块的第一端连接所述电源端，所述第一双向二极管模块的第二端连接所述输入焊盘端；所述第二双向二极管模块具有第一端和第二端，所述第二双向二极管模块的第一端连接所述输入焊盘端，所述第二双向二极管模块的第二端连接所述接地端；所述内部电路具有第一端、第二端和第三端，所述内部电路的第一端连接所述电源端，所述内部电路的第二端连接所述输入焊盘端，所述内部电路的第三端连接所述接地端。通过第一双向二极管模块和第二双向二极管模块有效的针对充电器件的放电模式(Charged-Device Model，CDM)进行设计，可以实现电源端向输入焊盘端静电泄放、输入焊盘端向电源端静电泄放、输入焊盘端向接地端静电泄放以及接地端向输入焊盘端静电泄放，从而避免了先进制程当芯片内部电路中的晶体管栅氧化层的击穿电压小于其静电保护晶体管的结的击穿电压时的静电保护电路的失效的问题；并且仍可以采用现有的静电保护电路的设计窗口进行更先进制程时的静电保护电路的设计。

[0032] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0033] 图2为本发明实施例静电保护电路的结构示意图。

[0034] 参考图2，所述静电保护电路包括：

[0035] 电源端VDD、输入焊盘端Input、接地端VSS、第一双向二极管模块12、第二双向二极管模块13、内部电路11；

[0036] 所述第一双向二极管模块12具有第一端和第二端，所述第一双向二极管模块12的第一端连接所述电源端VDD，所述第一双向二极管模块12的第二端连接所述输入焊盘端Input；

[0037] 所述第二双向二极管模块13具有第一端和第二端，所述第二双向二极管模块13的第一端连接所述输入焊盘端Input，所述第二双向二极管模块13的第二端连接所述接地端VSS；

[0038] 所述内部电路11具有第一端1、第二端2和第三端3，所述内部电路11的第一端1连接所述电源端VDD，所述内部电路11的第二端2连接所述输入焊盘端Input，所述内部电路11的第三端3连接所述接地端VSS。

[0039] 在一实施例中，所述静电保护电路还包括：电阻Rin，所述电阻Rin包括第一端和第二端，所述电阻Rin的第一端连接输入焊盘端Input，，所述电阻Rin的第二端连接内部电路11的第二端2，且连接第一双向二极管模块12第二端，且连接第二双向二极管模块13第一端。所述电阻R的第一端与电源端VDD之间还连接有第五二极管Dp，所述电阻的第一端与接地端之间还连接有第六二极管Dn。

[0040] 所述芯片内部电路11至少包括串联的PMOS晶体管Mp2和NMOS晶体管Mn2，所述PMOS晶体管Mp2的漏极与NMOS晶体管Mn2的漏极连接，所述PMOS晶体管Mp2的源极作为第一端1与电源端VDD连接，所述NMOS晶体管Mn2的源极作为第三端3与接地端VSS连接，所述PMOS晶体管Mp2的栅极与NMOS晶体管Mn2的栅极连接在一起作为第二端2并与电阻Rin的第二端连接。

[0041] 所述第一双向二极管模块12包括反向连接的第一二极管D1和正向连接的若干串联的第三二极管D3。本实施例中，双向、反向和正向表示二极管阳极(或阴极)的连接方向，双向表示并联的若干二极管阳极的连接方向不同，具体的并联的若干二极管中有一部分二极管(若干串联的第三二极管D3)的阳极连接电源端VDD，另一部分二极管(第一二极管D1)的阴极连接电源端VDD，正向连接是指若干串联的第三二极管D3的阳极连接电源端VDD，阴极连接所述PMOS晶体管Mp2的栅极，反向连接是指第一二极管D1的阴极连接电源端VDD，阳极连接所述PMOS晶体管Mp2的栅极。

[0042] 本实施例中，所述第一二极管D1的数量为一个，所述第三二极管D3的数量大于一个，所述第三二极管D3的数量需满足：所述若干串联的第三二极管D3的导通电压大于输入焊盘端Input的正常工作电压，并且小于PMOS晶体管Mp2或NMOS晶体管Mn2的栅氧化层击穿电压。

[0043] 所述第二双向二极管模块13包括反向连接的第二二极管D2和正向连接的若干串联的第四二极管D4。双向表示并联的若干二极管阳极的连接方向不同，具体的并联的若干二极管中有一部分二极管(若干串联的第四二极管D4)的阳极连接所述NMOS晶体管Mn2的栅极，另一部分二极管(第二二极管D2)的阴极连接所述NMOS晶体管Mn2的栅极，正向连接是指若干串联的第四二极管D4的阳极连接所述NMOS晶体管Mn2的栅极，阴极连接接地端VSS，反向连接是指第二二极管D2的阴极连接所述NMOS晶体管Mn2的栅极，阳极连接所述接地端VSS。

[0044] 本实施例中，所述第二二极管D2的数量为一个，所述第四二极管D4的数量大于一个，所述第四二极管D4的数量需满足：所述若干串联的第四二极管D4的导通电压大于输入焊盘端Input的正常工作电压，并且小于PMOS晶体管Mp2或NMOS晶体管Mn2的栅氧化层击穿电压。

[0045] 本申请中，第五二极管Dp和第六二极管Dn构成第一级静电防护结构，电阻Rin和第一双向二极管模块12和第二双向二极管模块13构成第二级静电防护结构，第一级静电防护结构和第二级静电防护结构都是针对带电人体的静电放电模式(Human Body Model，HBD)和带电机器的放电模式(Machine Model，MM)设计的，第一双向二极管模块12和第二双向二极管模块13是针对充电器件的放电模式(Charged-Device Model，CDM)设计的。

[0046] 第一级静电防护结构静电释放分为四种情况进行考虑：一是电源端VDD到输入焊盘端Input端产生正的静电脉冲，第五二极管Dp反向击穿泄放静电电荷；二是输入焊盘端Input端到电源端VDD端产生正的静电脉冲，第五二极管Dp正向导通泄放静电电荷；三是输入焊盘端Input端到接地端VSS产生正的静电脉冲，第六二极管Dn反向击穿泄放静电电荷；四是接地端VSS端到输入焊盘端Input端产生正的静电脉冲，第六二极管Dn正向导通泄放静电电荷。

[0047] 针对带电人体的静电放电模式(Human Body Model，HBD)和带电机器的放电模式(Machine Model，MM)，第一级静电防护结构起到主要作用，第二级静电防护结构在第一级静电防护的基础上进一步加强，第二级静电防护结构静电释放原理类似于第一级静电防护结构静电释放原理。

[0048] 针对充电器件的放电模式(Charged-Device Model，CDM)，静电电荷在衬底上积累，同样分四种情况来考虑，一是电源端VDD向输入焊盘端Input端泄放，主要通过第三二极管D3进行泄放(因为第三二极管D3在实际芯片中距离内部电路近，使得其比第五二极管Dp方向击穿更快导通)；二是输入焊盘端Input向电源端VDD泄放，主要经过第一二极管D1进行泄放(因为第一二极管D1在实际芯片中距离内部电路近，使得其比第五二极管Dp更快导通)；三是输入焊盘端Input到接地端VSS泄放，主要经过第四二极管D4进行泄放(因为第四二极管D4在实际芯片中距离内部电路近，使得其比第六二极管Dn反向击穿更快导通)；四是接地端VSS到输入焊盘端Input泄放，主要经过第二二极管D2进行泄放(因为第二二极管D2在实际芯片中距离内部电路近，使得其比第六二极管Dn更快导通)。

[0049] 通过第一双向二极管模块12和第二双向二极管模块13进行静电释放，避免了先进制程当芯片内部电路中的晶体管栅氧化层的击穿电压小于其静电保护晶体管的结的击穿电压时的静电保护电路的失效的问题；并且仍可以采用现有的静电保护电路的设计窗口进行更先进制程时的静电保护电路的设计，即当PMOS晶体管Mp2的栅氧化层变薄时，只需相应的调整串联的第三二极管D3的数量，使得串联的若干第三二极管D3的导通电压仍满足大于输入焊盘端Input的正常工作电压，并且小于PMOS晶体管Mp2的栅氧化层击穿电压，或者当NMOS晶体管Mn2的栅氧化层变薄时，只需相应的调整串联的第四二极管D4的数量，使得串联的第四二极管D4的导通电压仍满足大于输入焊盘端Input的正常工作电压，并且小于NMOS晶体管Mn2的栅氧化层击穿电压，因而可以很容易的根据原来的静电保护电路的设计窗口完成静电保护电路的设计，提高了先进制程下的静电保护电路的设计效率；此外不影响输入电路的正常功能，保证了输入电路的正常工作。

[0050] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。