用于改进的鳍临界尺寸控制的结构和方法

摘要

本公开涉及用于改进的鳍临界尺寸控制的结构和方法。一种半导体结构，包括：有源半导体鳍，具有第一高度；虚设半导体鳍，与有源半导体鳍相邻，并且具有小于所述第一高度的第二高度；隔离结构，位于有源半导体鳍和虚设半导体鳍之间；以及电介质帽盖，位于虚设半导体鳍上方。电介质帽盖与有源半导体鳍分离。

权利要求

1.一种半导体结构，包括：

有源半导体鳍，具有第一高度；

虚设半导体鳍，与所述有源半导体鳍相邻，所述虚设半导体鳍具有小于所述第一高度的第二高度；

隔离结构，位于所述有源半导体鳍和所述虚设半导体鳍之间；以及电介质帽盖，位于所述虚设半导体鳍上方，其中，所述电介质帽盖与所述有源半导体鳍分离。

2.根据权利要求1所述的半导体结构，其中，所述电介质帽盖完全覆盖所述虚设半导体鳍的顶表面。

3.根据权利要求1所述的半导体结构，其中，所述电介质帽盖覆盖所述隔离结构的与所述虚设半导体鳍相邻的一部分。

4.根据权利要求1所述的半导体结构，其中，所述电介质帽盖包括电介质衬垫和电介质硬掩模。

5.根据权利要求4所述的半导体结构，其中，所述电介质衬垫包括电介质氧化物。

6.根据权利要求4所述的半导体结构，其中，所述电介质硬掩模包括电介质氮化物。

7.根据权利要求1所述的半导体结构，其中，所述电介质帽盖和所述有源半导体鳍之间的距离是所述有源半导体鳍和所述虚设半导体鳍之间的间隔的10％至50％。

8.根据权利要求1所述的半导体结构，其中，所述电介质帽盖具有5nm至15nm的厚度。

9.一种半导体结构，包括：

衬底；

多个有源半导体鳍，其中，所述多个有源半导体鳍中的每个有源半导体鳍具有第一高度；

多个虚设半导体鳍，其中，所述多个虚设半导体鳍中的每个虚设半导体鳍具有小于所述第一高度的第二高度；

多个隔离结构，位于所述衬底上，其中，所述多个隔离结构中的每个隔离结构将所述多个有源半导体鳍中的相应的有源半导体鳍或所述多个虚设半导体鳍中的相应的虚设半导体鳍彼此分离；以及电介质帽盖，位于所述多个虚设半导体鳍上方，其中，所述电介质帽盖与所述多个有源半导体鳍间隔开。

10.一种形成半导体结构的方法，包括：

蚀刻半导体衬底以形成多个半导体鳍；

在所述多个半导体鳍之间的沟槽中形成浅沟槽隔离(STI)结构；

凹陷所述多个半导体鳍中的至少一个半导体鳍以形成至少一个虚设半导体鳍；

在所述至少一个虚设半导体鳍和所述多个半导体鳍中的未被凹陷的半导体鳍上方形成电介质帽盖层；以及图案化所述电介质帽盖层以从除了所述至少一个虚设半导体鳍之外的所述多个半导体鳍中的未被凹陷的半导体鳍移除所述电介质帽盖层。

说明书

用于改进的鳍临界尺寸控制的结构和方法

技术领域

[0001] 本公开总体涉及用于改进的鳍临界尺寸控制的结构和方法。

背景技术

[0002] 半导体工业经历了快速增长。在增长过程中，半导体器件的功能密度增加，而特征尺寸或几何形状减小。已经开发了鳍式场效应晶体管(FinFET)以满足对集成电路的持续缩小的需要以及对提高集成电路速度的不断增长的需求。在FinFET中，沟道被形成为从衬底和栅极的表面延伸的鳍形结构，其控制FinFET中围绕沟道的侧面的电流。FinFET架构提供了与平面FET对应物相比改进的器件静电控制。

发明内容

[0003] 根据本公开的一个实施例，提供了一种半导体结构，包括：有源半导体鳍，具有第一高度；虚设半导体鳍，与所述有源半导体鳍相邻，所述虚设半导体鳍具有小于所述第一高度的第二高度；隔离结构，位于所述有源半导体鳍和所述虚设半导体鳍之间；以及电介质帽盖，位于所述虚设半导体鳍上方，其中，所述电介质帽盖与所述有源半导体鳍分离。

[0004] 根据本公开的另一实施例，提供了一种半导体结构，包括：衬底；多个有源半导体鳍，其中，所述多个有源半导体鳍中的每个有源半导体鳍具有第一高度；多个虚设半导体鳍，其中，所述多个虚设半导体鳍中的每个虚设半导体鳍具有小于所述第一高度的第二高度；多个隔离结构，位于所述衬底上，其中，所述多个隔离结构中的每个隔离结构将所述多个有源半导体鳍中的相应的有源半导体鳍或所述多个虚设半导体鳍中的相应的虚设半导体鳍彼此分离；以及电介质帽盖，位于所述多个虚设半导体鳍上方，其中，所述电介质帽盖与所述多个有源半导体鳍间隔开。

[0005] 根据本公开的又一实施例，提供了一种形成半导体结构的方法，包括：蚀刻半导体衬底以形成多个半导体鳍；在所述多个半导体鳍之间的沟槽中形成浅沟槽隔离(STI)结构；凹陷所述多个半导体鳍中的至少一个半导体鳍以形成至少一个虚设半导体鳍；在所述至少一个虚设半导体鳍和所述多个半导体鳍中的未被凹陷的半导体鳍上方形成电介质帽盖层；
以及图案化所述电介质帽盖层以从除了所述至少一个虚设半导体鳍之外的所述多个半导体鳍中的未被凹陷的半导体鳍移除所述电介质帽盖层。

附图说明

[0006] 当结合附图阅读时，从以下详细描述中可以最好地理解本公开。强调的是，根据惯例，附图的各种特征不一定按比例绘制。相反，为了清楚起见，可以任意放大或缩小各种特征的尺寸和(一个或多个)空间关系。贯穿说明书和附图，相同的附图标记表示相同的特征。

[0007] 图1是根据一些实施例的FinFET的透视图。

[0008] 图2是根据一些实施例的用于制造半导体结构的方法的流程图。

[0009] 图3A是在半导体衬底上形成掩模层、心轴材料层和抗蚀剂层的堆叠之后的半导体结构的顶视图。

[0010] 图3B是沿线B-B’的图3A的半导体结构的截面图。

[0011] 图4A是根据一些实施例的在形成心轴结构之后的图3A的半导体结构的顶视图。

[0012] 图4B是沿线B-B’的图4A的半导体结构的截面图。

[0013] 图5A是根据一些实施例的在心轴结构的侧壁上形成间隔件之后的图4A的半导体结构的顶视图。

[0014] 图5B是沿线B-B’的图5A的半导体结构的截面图。

[0015] 图6A是根据一些实施例的在形成图案化掩模层之后的图5A的半导体结构的顶视图。

[0016] 图6B是沿线B-B’的图6A的半导体结构的截面图。

[0017] 图7A是根据一些实施例的在形成半导体鳍之后的图6A的半导体结构的顶视图。

[0018] 图7B是沿线B-B的图7A的半导体结构的截面图。

[0019] 图8A是根据一些实施例的在形成隔离层之后的图7A半导体结构的顶视图。

[0020] 图8B是沿线B-B’的图8A的半导体结构的截面图。

[0021] 图9A是根据一些实施例的在形成浅沟槽隔离结构之后的图8A的半导体结构的顶视图。

[0022] 图9B是沿线B-B’的图9A的半导体结构的截面图。

[0023] 图10A是根据一些实施例的在形成第一虚设半导体鳍之后的图9A的半导体结构的顶视图。

[0024] 图10B-10D是沿线B-B’的图10A的半导体结构的截面图。

[0025] 图11A是根据一些实施例的在形成第二虚设半导体鳍之后的图10A的半导体结构的顶视图。

[0026] 图11B和11C是沿线B-B’的图11A的半导体结构的截面图。

[0027] 图12A是根据一些实施例的在有源半导体鳍和虚设半导体鳍上方形成电介质帽盖层之后的图11A的半导体结构的顶视图。

[0028] 图12B是沿线B-B’的图12A的半导体结构的截面图。

[0029] 图13A是根据一些实施例的在形成覆盖虚设半导体鳍的电介质帽盖之后的图12A的半导体结构的顶视图。

[0030] 图13B是沿线B-B’的图13A的半导体结构的截面图。

[0031] 图14A是根据一些实施例的在有源半导体鳍上方形成栅极结构和源极/漏极区域之后的图13A的半导体结构的顶视图。

[0032] 图14B是沿线B-B’的图14A的半导体结构的截面图。

具体实施方式

[0033] 以下公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下面描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。预期其他组件、值、操作、材料、布置等。例如，在以下描述中在第二特征上方或上形成第一特征可以包括其中第一和第二特征以直接接触被形成的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征，使得第一和第二特征可不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

[0034] 此外，本文可以使用空间相对术语(例如，“下”、“之下”、“下方”、“之上”、“上方”等)以便于描述，以描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了图中所示的取向之外，空间相对术语还旨在包括使用或操作中的器件的不同取向。系统可以以其他方式来定向(旋转90度或在其他取向上)，并且同样可以相应地解释本文所使用的空间相对描述符。

[0035] 图1是根据一些实施例的FinFET 100的透视图。FinFET 100通常包括半导体衬底102上方的多个半导体鳍110，以及半导体衬底102上方并跨越半导体鳍110的栅极结构120。
浅沟槽隔离(STI)结构130位于半导体鳍110之间以电绝缘半导体鳍110。

[0036] 在集成电路中，在半导体衬底的不同区域中形成具有不同鳍数量的FinFET。用于制造具有不同鳍数量的FinFET的制造技术是初始地在半导体衬底中形成沟槽以限定在整个衬底上均匀间隔的半导体鳍阵列，然后移除一些虚设鳍以在器件区域中限定有源半导体鳍。然后形成STI结构以将有源半导体鳍和虚设半导体鳍彼此分离和隔离。通常，制造STI结构涉及沉积电介质材料以填充有源半导体鳍和虚设半导体鳍之间的空间。

[0037] 随着FinFET被缩小以满足不断增加的性能和尺寸要求，鳍的宽度变得非常小，并且鳍间距也已显著减小。减小的鳍间距使得在鳍之间填充电介质具有挑战性。因此，在一些情况下，引入可流动电介质材料以提供半导体鳍之间的可缩放的、无缺陷的、高产率的电介质填充。在形成STI结构时，使用可流动化学气相沉积(FCVD)工艺来沉积可流动电介质材料以填充半导体鳍之间的间隙。在沉积可流动电介质膜之后，可流动电介质膜被固化并然后进行退火以形成电介质层，例如，二氧化硅。可流动电介质膜通常在高温下退火，例如，高于1000℃，以使膜致密化，从而获得所需的机械属性。

[0038] 由于硅原子与工艺室中的水蒸气的反应，高温退火消耗了有源半导体鳍中的硅原子，这进而导致鳍临界尺寸(CD)的收缩。具有不同鳍数量的不同器件区域中的有源半导体鳍经历不同的可流动电介质负载效应，即不同器件区域中的鳍CD损耗是不同的。与较小体积的可流动电介质相比，相邻鳍之间的较大体积的可流动电介质对鳍CD具有更显著的影响。结果，不同器件区域中的有源半导体鳍的最终CD基于鳍密度而变化。不同器件区域中的鳍CD变化影响器件性能的一致性。

[0039] 改进鳍CD控制在集成电路中提供更一致的器件性能。在一些实施例中，在移除非功能性虚设鳍之前形成STI结构，使得半导体衬底上的所有半导体鳍在用于形成STI结构的可流动电介质材料的高温退火期间经历相同的电介质加载环境。通过在鳍切割阶段之前对可流动电介质材料进行退火，避免了由于不同器件区域中的不同可流动电介质加载效应而引起的鳍CD收缩差异。更均匀的鳍CD有助于产生具有更一致器件性能的FinFET。

[0040] 图2是根据本公开的一些实施例的用于制造半导体结构300的方法200的流程图。图3A-14B示出了根据图2的方法200构造的各种制造阶段的半导体结构300的顶视图和截面图，其中，“A”图表示顶视图，并且“B”图表示沿相应“A”图的B-B’线的截面图。参考图3A-14B描述半导体结构300。在一些实施例中，在方法200之前、期间或之后执行附加操作，或者替换或消除所描述的一些操作。在一些实施例中，将附加特征添加到半导体结构300。在一些实施例中，替换或消除下面描述的一些特征。本领域普通技术人员将理解，尽管利用以特定顺序执行的操作讨论了一些实施例，但是这些操作可以以另一逻辑顺序执行。

[0041] 参考图2，方法200包括操作202，其中，在半导体衬底302上方形成层堆叠。图3A和图3B是在半导体衬底302上方形成掩模层310L、心轴材料层316L和抗蚀剂层320L的堆叠之后的半导体结构300的视图。

[0042] 参考图3A和图3B，在一些实施例中，半导体衬底302是包括一种或多种半导体材料的体半导体衬底。在一些实施例中，半导体衬底302包括硅、硅锗、碳掺杂硅(Si：C)、碳化硅锗、或其他合适的半导体材料。在一些实施例中，半导体衬底302完全由硅组成。

[0043] 在一些实施例中，半导体衬底302包括形成在体半导体衬底的顶表面上的一个或多个外延层。在一些实施例中，一个或多个外延层在半导体衬底302中引入应变以提高性能。例如，外延层包括与体半导体衬底的半导体材料不同的半导体材料，例如，覆盖体硅的硅锗层或覆盖体硅锗的硅层。在一些实施例中，结合在半导体衬底302中的(一个或多个)外延层通过选择性外延生长来形成，例如，金属有机气相外延(MOVPE)、分子束外延(MBE)、氢化物气相外延(HVPE)、液相外延(LPE)、金属有机分子束外延(MOMBE)、或其组合。

[0044] 在一些实施例中，半导体衬底302是绝缘体上半导体(SOI)衬底的有源层。在一些实施例中，SOI衬底包括半导体层，例如，在绝缘体层上形成的硅层。在一些实施例中，绝缘体层是包括氧化硅或氧化硅锗的掩埋氧化物(BOX)层。绝缘体层被设置在处理衬底(handle substrate)上，例如，硅衬底。在一些实施例中，使用通过注入氧(SIMOX)或晶圆键合进行分离来形成SOI衬底。

[0045] 在一些实施例中，半导体衬底302包括通过诸如离子注入和/或扩散之类的工艺形成的各种掺杂区域。掺杂区域掺杂有p型和/或n型掺杂剂。术语“p型”是指向本征半导体添加产生价电子的缺陷的杂质。p型掺杂剂(即杂质)的实例包括但不限于硼、二氟化硼、镓和铟。术语“n型”是指向本征半导体添加提供自由电子的杂质。n型掺杂剂(即杂质)的实例包括但不限于锑、砷和磷。

[0046] 在半导体衬底302上方形成掩模层310L。掩模层310L包括一个或多个电介质层，以在随后的图案化工艺期间保护下面的半导体衬底302。掩模层310L是单层或多层。在一些实施例中，掩模层310L具有包括衬垫氧化物层312L和硬掩模层314L的多层结构。

[0047] 衬垫氧化物层312L被形成为与半导体衬底302直接接触。衬垫氧化物层312L包括增强硬掩模层314L和半导体衬底302之间的粘附的材料。在一些实施例中，衬垫氧化物层312L包括电介质氧化物，例如，氧化硅。在一些实施例中，衬垫氧化物层312L使用沉积工艺来形成，例如，化学气相沉积(CVD)、等离子体增强化学气相沉积CVD(PECVD)、物理气相沉积(PVD)、或其他合适的沉积工艺。替代地，衬垫氧化物层312L通过半导体衬底302的表面部分的热氧化来形成。在一些实施例中，衬垫氧化物层312L被形成为具有约5纳米(nm)至约15nm的厚度。在一些情况下，如果衬垫氧化物层312L的厚度过小，则硬掩模层314L和半导体衬底
302之间的粘附不足。另一方面，在一些情况下，如果衬垫氧化物层312L的厚度过大，则由于对衬垫氧化物层312L进行图案化的不必要材料消耗和处理时间增加，而生产成本增加。

[0048] 在衬垫氧化物层312L上方形成硬掩模层314L。硬掩模层314L用作用于蚀刻下面的半导体衬底302的图案化掩模。在一些实施例中，硬掩模层314L包括电介质氮化物，例如，氮化硅。在一些实施例中，利用CVD、PECVD、PVD、或其他合适的沉积工艺形成硬掩模层314L。硬掩模层314L具有足以在蚀刻工艺期间基于材料和蚀刻剂提供保护的厚度。在一些实施例中，硬掩模层314L被形成为约20nm至约60nm的厚度。在一些情况下，如果硬掩模层314L的厚度过小，则在蚀刻工艺期间未提供足够的保护。另一方面，在一些情况下，如果硬掩模层314L的厚度过大，则由于对衬垫氧化物层314L进行图案化的不必要材料消耗和处理时间增加，而生产成本增加。

[0049] 在硬掩模层314L上方形成心轴材料层316L。心轴材料层316L用于制造心轴结构316(图4A和图4B)，其可用于采用侧壁图像转移(SIT)工艺形成子光刻结构。心轴材料层
316L包括相对于硬掩模层314L的材料具有高蚀刻选择性的材料。在一些实施例中，心轴材料层316L包括非晶硅、旋涂碳(SOC)、金刚石碳、非晶碳或其组合。在一些实施例中，心轴材料层316L利用CVD、PVD、旋涂、或其他合适的沉积工艺形成。在一些实施例中，心轴材料层
316L被形成为具有约50nm至约300nm的厚度。在一些情况下，如果心轴材料层316L的厚度过小，则在移除图案化的抗蚀剂层期间心轴材料层316L被移除的风险增加。另一方面，在一些情况下，如果心轴材料层316L的厚度过大，则由于对光致抗蚀剂层进行图案化的不必要材料消耗和处理时间增加，而生产成本增加。

[0050] 在心轴材料层316L上方形成抗蚀剂层320L。在一些实施例中，抗蚀剂层320L是三层抗蚀剂，包括平坦化层322L、抗反射涂层(ARC)层324L和图案化光致抗蚀剂层326。

[0051] 平坦化层322L被形成为与心轴材料层316L直接接触。在一些实施例中，平坦化层22L是有机平坦化层(OPL)，其能够提供在其上形成ARC层324L的平坦化表面。在一些实施例中，平坦化层322L包括旋涂碳、类金刚石碳、聚亚芳基醚、或聚酰亚胺。在一些实施例中，平坦化层322L通过CVD、旋涂或其他合适的沉积工艺来形成。平坦化层322L被形成为具有足以提供平坦化表面的厚度。在一些实施例中，平坦化层322L的厚度为约50nm至约300nm。在一些情况下，如果平坦化层322L的厚度过小，则平坦化层322L不能提供平坦化表面。另一方面，在一些情况下，如果平坦化层22L的厚度过大，则由于对平坦化层322L进行图案化的不必要材料消耗和处理时间增加，而生产成本增加。

[0052] 在平坦化层322L上形成ARC层324L。ARC层324L减少了光刻期间来自下层的光反射，以增加在图案化光致抗蚀剂层326中形成的图案的精度。在一些实施例中，ARC层324L包括无氮ARC(NFARC)材料，例如，氧化硅或碳掺杂氧化硅。NFARC材料减少敏感光致抗蚀剂中的抗蚀剂中毒。在一些实施例中，ARC层324L使用CVD、PVD、原子层沉积(ALD)、旋涂、或其他合适的沉积工艺来形成。ARC层324L被形成为具有基于材料和波长提供足够抗反射性质的厚度。在一些实施例中，ARC层324L的厚度为约20nm至约100nm。在一些情况下，如果ARC层324L的厚度过小，则ARC层324L不能充分地减少光反射，并且因此，在图案化光致抗蚀剂层
326中形成的图案的精度受到损害。另一方面，在一些情况下，如果ARC层324L的厚度过大，则由于对蚀刻ARC层324L的不必要材料消耗和处理时间增加，而生产成本增加。

[0053] 在ARC层324L上方形成图案化光致抗蚀剂层326。图案化光致抗蚀剂层326用于限定通过ARC层324L和平坦化层322L转移到心轴材料层316L的图案。在一些实施例中，图案化光致抗蚀剂层326包括多个平行线，其限定随后形成的心轴结构316。在一些实施例中，通过以下工艺形成图案化光致抗蚀剂层326：在ARC层324L的顶表面上施加光致抗蚀剂层(未示出)、使用光掩模(未示出)将光致抗蚀剂层曝光、以及根据利用抗蚀剂显影剂在光致抗蚀剂层中使用正抗蚀剂还是负抗蚀剂，移除光致抗蚀剂层的曝光或未曝光部分。

[0054] 参考图2，方法200进行到操作204，其中，心轴材料层316L被图案化以形成心轴结构316。图4A和图4B是根据一些实施例的在形成心轴结构316之后的图3A和图3B的半导体结构300的视图。

[0055] 参考4A和图4B，心轴结构316具有基本上彼此平行的纵向轴线。图案化光致抗蚀剂层326中的图案被转移到ARC层324L和平坦化层322L，从而形成图案化ARC层324和图案化平坦化层322。例如，通过至少一个蚀刻工艺转移图案。所采用的蚀刻工艺是各向异性蚀刻，例如，干法蚀刻，但可以使用任何合适的蚀刻工艺。在一些实施例中，干法蚀刻是反应离子蚀刻(RIE)或等离子蚀刻。在一些实施例中，执行单个蚀刻工艺以蚀刻ARC层324L和平坦化层322L。在一些实施例中，采用两个顺序蚀刻工艺来分别蚀刻ARC层324L和平坦化层322L。在形成图案化ARC层324和图案化平坦化层322之后，例如通过等离子体灰化或湿法剥离来移除图案化光致抗蚀剂层326。

[0056] 接下来，使用图案化ARC层324和图案化平坦化层322作为蚀刻掩模来蚀刻心轴材料层316L，从而形成心轴结构316。在一些实施例中，通过干法蚀刻来图案化心轴材料层316L，例如，RIE或等离子体蚀刻。

[0057] 在形成心轴结构316之后，例如通过使用化学蚀刻剂的干法蚀刻或湿法蚀刻来移除图案化ARC层324和图案化平坦化层322。

[0058] 参考图2，方法200进行到操作206，其中，在掩模层310L上方形成间隔件330。图5A和图5B是根据一些实施例的在形成间隔件330之后的图4A和图4B的半导体结构300的视图。

[0059] 参考图5A和图5B，在心轴结构316的相对侧壁上形成间隔件330。在一些实施例中，通过在心轴结构316以及掩模层310L的最顶表面(例如，硬掩模层314L的顶表面)上方沉积间隔件层(未示出)来形成间隔件330。间隔件层包括相对于硬掩模层314L和心轴结构316具有高蚀刻选择性的材料，使得在间隔件层上执行的后续蚀刻工艺不会侵蚀硬掩模层314L和心轴结构316。在一些实施例中，间隔件层包括含金属材料，例如，氮化钛或氧化钛。在一些实施例中，间隔件层包括电介质氧化物，例如，氧化硅。在一些实施例中，间隔件层被共形地沉积在心轴结构316和硬掩模层314L上方，使得间隔件层在硬掩模层314L的顶表面上的厚度和间隔件层在心轴结构316的侧壁上的厚度基本相同。间隔件层的厚度决定了由半导体衬底302最终形成的半导体鳍的宽度。在一些实施例中，使用CVD、PVD、ALD或其他合适的沉积工艺来沉积间隔件层。随后蚀刻间隔件层以移除间隔件层的水平部分，而保留在心轴结构316的侧壁上的间隔件层的垂直部分构成间隔件330。在一些实施例中，执行诸如RIE或等离子体蚀刻之类的各向异性蚀刻，以从半导体结构300的水平表面移除间隔件层。

[0060] 在形成间隔件330之后，执行选择性蚀刻工艺以从间隔件330对之间移除心轴结构316。在一些实施例中，执行诸如RIE或等离子体蚀刻之类的各向异性蚀刻，以对间隔件330和硬掩模层314L选择性地移除心轴结构316。在一些实施例中，应用各向同性蚀刻(例如，使用蚀刻剂溶液的湿法蚀刻)以对间隔件330和硬掩模层314L选择性地移除心轴结构316。

[0061] 参考图2，方法200进行到操作208，其中，对掩模层310L进行图案化以提供图案化掩模层210，其限定随后形成的半导体鳍340(图7A和图7B)。图6A和6B是根据一些实施例的在形成图案化掩模层310之后的图5A和图5B的半导体结构300的视图。

[0062] 参考图6A和图6B，使用间隔件330作为掩模来对掩模层310L进行图案化，以形成图案化掩模层310。图案化掩模层310在半导体鳍340的形成期间覆盖半导体衬底302的部分。例如，为了形成图案化掩模层310，使用间隔件330作为蚀刻掩模来通过至少一个蚀刻工艺形成蚀刻硬掩模层314L和衬垫氧化物层312L，在其中形成开口315以暴露半导体衬底302的部分。在一些实施例中，执行单个各向异性蚀刻工艺以移除未被间隔件330覆盖的硬掩模层
314L和衬垫氧化物层312L的部分。在一些实施例中，执行顺序各向异性蚀刻工艺以分别移除未被间隔件330覆盖的硬掩模层314L和衬垫氧化物层312L的部分。在一些实施例中，各向异性蚀刻是干法蚀刻，例如，RIE或等离子蚀刻。在一些实施例中，干法蚀刻通过含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含氧气体、含碘气体、其他合适的气体和/或等离子体、或其组合来实现。硬掩模层314L的剩余部分提供图案化硬掩模层314，并且衬垫氧化物层312L的剩余部分提供图案化衬垫氧化物层312。图案化硬掩模层314和图案化衬垫氧化物层312一起构成图案化掩模层310。

[0063] 在形成图案化掩模层310之后，通过蚀刻工艺从图案化硬掩模层314的顶表面移除间隔件330，该蚀刻工艺是各向异性蚀刻或各向同性蚀刻。在一些实施例中，执行使用CF4、CH2F4的等离子体或CF4和CH2F4的组合的干法蚀刻以对图案化硬掩模层314、图案化衬垫氧化物层312和半导体衬底302选择性地移除间隔件330。在一些实施例中，执行使用四甲基氢氧化铵(TMAH)或NH3的溶液的湿法蚀刻以对图案化硬掩模层314、图案化衬垫氧化物层312和半导体衬底302选择性地移除间隔件330。

[0064] 尽管在图3A-6B中图案化掩模层310通过SIT工艺来形成，但在一些实施例中，使用图案化光致抗蚀剂层326作为蚀刻掩模来直接对掩模层310L进行图案化，以形成图案化掩模层310。

[0065] 参考图2，方法200进行到操作210，其中，蚀刻半导体衬底302以形成多个半导体鳍340。图7A和7B是在半导体衬底302上形成半导体鳍340之后的图6A和图6B的半导体结构300的视图。

[0066] 参考图7A和图7B，使用图案化掩模层310作为蚀刻掩模来蚀刻半导体衬底302，以形成从半导体衬底302的基部突出的多个半导体鳍340。在一些实施例中，使用各向异性蚀刻来蚀刻半导体衬底302。在一些实施例中，执行诸如RCE或等离子体蚀刻之类的干法蚀刻。蚀刻工艺在半导体鳍340之间形成沟槽342，其中，随后形成诸如浅沟槽隔离(STI)结构之类的隔离结构。

[0067] 在一些实施例中，半导体鳍340被形成为具有均匀的尺寸和间隔。一个或多个半导体鳍340是虚设鳍，并且将根据设计规范在以下操作中进行切割。在一些实施例中，每个半导体鳍340具有从约20nm到约200nm的范围内高度H，以及从约5nm到约30nm的范围内的宽度W。每个半导体鳍340与一个最近的相邻半导体鳍340分离间隔S。在一些实施例中，相邻的半导体鳍340之间的间隔为约20nm至约60nm。对于每个半导体鳍340，本公开还考虑了小于或大于前述范围的其他高度、宽度和间距。尽管图7B中的半导体鳍340具有基本上垂直的侧壁，但在一些实施例中，半导体鳍340具有在底部比在顶部更宽的锥形形状。

[0068] 参考图2，方法200进行到操作212，其中，形成隔离层350以填充半导体鳍340之间的沟槽342。图8A和图8B是在形成隔离层350之后的图7A和图7B的半导体结构300的视图。

[0069] 参考图8A和图8B，在半导体衬底302上方沉积隔离层350，填充相邻的半导体鳍340和图案化掩模层310中的开口315之间的沟槽342。在一些实施例中，隔离层350包括二氧化硅、氮氧化硅、碳氮氧化硅、氟掺杂二氧化硅、碳掺杂二氧化硅、或其他合适的电介质材料。在一些实施例中，通过可流动化学气相沉积(FCVD)工艺或旋涂电介质(SOD)技术形成隔离层350。在FCVD或SOD工艺期间，一种或多种可流动电介质材料被沉积在沟槽342内以形成可流动电介质材料膜。如其名称所示，可流动电介质材料可以在沉积期间流动以填充具有高纵横比的间隙或空间。示例性可流动电介质材料包括但不限于硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)、以及甲硅烷基胺，例如，三甲硅烷基胺(TSA)。可流动电介质材料通常被过量沉积以完全覆盖图案化掩模层310。

[0070] 在形成可流动电介质材料膜之后，使可流动电介质材料膜固化以使可流动电介质材料膜硬化。固化增加了可流动电介质材料膜的黏度。在一些实施例中，可流动电介质材料膜在含氧气体(如含臭氧气体)中固化。在一些实施例中，可流动电介质材料膜在约100℃至600℃的范围内的温度下固化。

[0071] 随后，对半导体结构300执行退火以使可流动电介质材料膜致密化，从而形成隔离层350。在一些实施例中，退火在含氧气体中进行。在一些实施例中，退火在约1000℃至约1200℃的范围内的温度下进行。在一些实施例中，退火是流退火工艺。

[0072] 由于半导体鳍340均匀地形成在半导体衬底302上，因此半导体鳍340的宽度(CD)变化很小或没有变化，因为半导体鳍340在可流动电介质材料的退火期间经历相同的局部电介质环境。因此，在鳍切割工艺之前对可流动电介质材料进行高温退火有助于减少由于鳍数量加载效应而引起的不同器件区域中的鳍CD变化，这进而有助于减少器件性能变化。

[0073] 在退火之后，执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以移除任何多余的电介质材料，使得隔离层350的顶表面与图案化掩模层310的顶表面共面。

[0074] 参考图2，方法200进行到操作214，其中，形成STI结构352。图9A和图9B是形成STI结构352之后的图8A和图8B的半导体结构300的视图。

[0075] 参考图9A和图9B，隔离层350被凹陷以形成围绕半导体鳍340的底部部分的STI结构352。在凹陷之后，STI结构352的顶表面位于半导体鳍340的顶表面下方。因此，半导体鳍340的较上部分在STI结构352形成之后被暴露。在一些实施例中，使用各向异性蚀刻来凹陷隔离层350。在一些实施例中，各向异性蚀刻是使用基于氟的化学物质(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)的等离子体干法蚀刻。各向异性蚀刻选择性地移除隔离层350的电介质材料，但基本上不蚀刻半导体鳍340的半导体材料。

[0076] 在形成STI结构352之后，从半导体鳍340的顶表面移除图案化硬掩模层314和图案化衬垫氧化物层312。因此，半导体鳍340的顶表面被暴露。在一些实施例中，通过使用热H3PO4的湿法蚀刻移除图案化硬掩模层314，并且使用稀释的HF酸移除图案化衬垫氧化物层312。在一些实施例中，通过CMP移除图案化硬掩模层314和图案化衬垫氧化物层312。

[0077] 参考图2，方法200前进到操作216，其中，形成第一虚设半导体鳍340a。图10A-10D是根据一些实施例的在凹陷第一组半导体鳍340以形成第一虚设半导体鳍340a之后的图9A和图9B的半导体结构300的视图。

[0078] 参考图10A-10D，执行第一鳍切割工艺以移除突出高于STI结构352的第一组半导体鳍340的暴露部分，从而形成第一虚设半导体鳍340a。在沿X方向延伸每对相邻的半导体鳍340之间，第一组半导体鳍340包括沿第一方向(例如，X方向)延伸的一些半导体鳍340，以及沿不同于第一方向的第二方向(例如，Y方向)延伸的整个半导体鳍340。在一些实施例中，通过在STI结构352和半导体鳍340上方施加第一掩模层(未示出)并光刻图案化第一掩模层以形成图案化第一掩模层(未示出)，来形成第一虚设半导体鳍340a。图案化第一掩模层包括暴露第一组半导体鳍340的开口，该第一组半导体鳍340随后在第一鳍切割工艺中被凹陷。在一些实施例中，第一掩模层是光致抗蚀剂层。在一些实施例中，第一掩模层是与(一个或多个)硬掩模层结合的光致抗蚀剂层。随后，通过诸如湿法蚀刻、干法蚀刻或其组合之类的蚀刻来凹陷由图案化第一掩模层暴露的半导体鳍340。蚀刻选择性地移除第一组半导体鳍340，但基本上不影响STI结构352。在一些实施例中，湿法蚀刻包括使用TMAH或HF/HNO3/CH3COOH的蚀刻剂溶液。在一些实施例中，干法蚀刻包括使用基于氯的化学物质(例如，Cl2、CHCl3、CCl4和/或BCl3)的偏置等离子体蚀刻。在一些实施例中，凹陷是使用Cl2与NF3的气体的各向同性蚀刻。在蚀刻第一组半导体鳍340之后，通过例如基于氧的等离子体蚀刻或灰化来移除图案化第一掩模层。

[0079] 在一些实施例中，第一虚设半导体鳍340a被嵌入在STI结构352中，并且具有与STI结构352的顶表面基本上共面的顶表面。在一些实施例中，第一虚设半导体鳍340a的顶表面略高于或低于STI结构352的顶表面。在一些实施例中，第一虚设半导体鳍340a的顶表面基本上是平坦的，如图10B中所示。在一些实施例中，第一虚设半导体鳍340a的顶表面是弯曲的，例如，如图10C所示的凹入，或者如图10D中所示的凸出。在一些实施例中，半导体鳍340被凹陷，使得第一虚设半导体鳍340a的高度H1a、H1b独立地为半导体鳍340的高度H的约17％至约20％。在一些实施例中，第一虚设半导体鳍340a的高度H1a、H1b为约15nm至约
40nm。在一些实施例中，第一虚设半导体鳍340a的高度H1a和H1b基本相同。

[0080] 参考图2，方法200进行到操作218，其中，形成第二虚设半导体鳍340b。图11A-11CB是根据一些实施例的在凹陷第二组半导体鳍340以形成第二虚设半导体鳍340b之后的图10A-10D的半导体结构300的视图。

[0081] 参考图11A-11C，执行第二鳍切割工艺以移除突出高于STI结构352的一些半导体鳍340的暴露部分，从而形成第二虚设半导体鳍340b。在一些实施例中，通过在STI结构352、剩余的半导体鳍340和第一虚设半导体鳍340a上方施加第二掩模层(未示出)并且光刻图案化第二掩模层以形成图案化第二掩模层(未示出)，来形成第二虚设半导体鳍340b。图案化第二掩模层包括暴露第二组半导体鳍340的开口，该第二组半导体鳍340随后在第二鳍切割工艺中被凹陷。在一些实施例中，第二掩模层是光致抗蚀剂层。在一些实施例中，第二掩模层是与(一个或多个)硬掩模层结合的光致抗蚀剂层。随后，通过诸如湿法蚀刻、干法蚀刻或其组合之类的蚀刻来凹陷由图案化第二掩模层暴露的第二组半导体鳍340。蚀刻选择性地移除第二组半导体鳍340，但基本上不影响STI结构352。在一些实施例中，湿法蚀刻包括使用TMAH或HF/HNO3/CH3COOH的蚀刻剂溶液。在一些实施例中，干法蚀刻包括使用基于氯的化学物质(例如，Cl2、CHCl3、CCl4和/或BCl3)的偏置等离子体蚀刻。在一些实施例中，凹陷是使用Cl2与NF3的气体的各向同性蚀刻。在蚀刻第二组半导体鳍340之后，通过例如基于氧的等离子体蚀刻或灰化来移除图案化第二掩模层。

[0082] 取决于蚀刻化学物质和蚀刻时间，在一些实施例中，第二虚设半导体鳍340b的顶表面形成凹入轮廓，如图11B所示。在一些实施例中，第二虚设半导体鳍340b的顶表面基本上是平坦的，如图11C中所示。在一些实施例中并且如图11B所示，第二组半导体鳍340被凹陷，使得第二虚设半导体鳍340b的高度H2a、H2b、H2c和H2d为半导体鳍340的高度H的约6％至约16％。此外，由于用于形成第二虚设半导体鳍340b的较长蚀刻时间，第二虚设半导体鳍340b的高度H2a、H2b、H2c和H2d小于第一虚设半导体鳍340a的高度H1a、H2b。在一些实施例中，第二虚设半导体鳍340b的高度H2a、H2b、H2c和H2d为约3nm至约30nm。

[0083] 在一些实施例中，用于使第二组半导体鳍340凹陷的蚀刻工艺还蚀刻围绕第二组半导体鳍340的STI结构352。结果，在形成第二虚设半导体鳍340b之后，围绕第二虚设半导体鳍340b的STI结构352的顶表面位于围绕未切割的一组半导体鳍340的STI结构352的顶表面下方。在一些实施例中，围绕第二虚设半导体鳍340b的STI结构352的顶表面也具有凹陷轮廓。

[0084] 尽管描述了两个鳍切割工艺，但鳍切割工艺可以根据半导体结构300中的半导体鳍的布置以及现有的光刻技术来执行一次或多于两次。较少的鳍切割工艺可减少工艺时间。然而，在一些情况下，使用额外的鳍切割工艺来帮助确保虚设鳍被正确切割。在(一个或多个)鳍切割工艺完成之后，剩余的未切割的半导体鳍340被称为有源半导体鳍340c。有源半导体鳍340c在半导体结构300中具有功能。虚设半导体鳍340a、340b在半导体结构300中不具有功能性，但使器件工艺更均匀、更可再现，并且提高了制造产量。预期任何数量的第一虚设半导体鳍340a、第二虚设半导体鳍340b和有源半导体鳍340c。在一些实施例中，虚设半导体鳍340a、340b的位置和数量是基于用于实现集成电路的设计规范的有源鳍的数量和有源元件的位置来确定的。

[0085] 参考图2，方法200进行到操作220，其中，在有源半导体鳍340c和虚设半导体鳍340a、340b上方形成电介质帽盖层360L。图12A和图12B是根据一些实施例的在形成电介质帽盖层360L之后的图11A-11C的半导体结构300的视图。

[0086] 参考12A和图12B，在有源半导体鳍340c、虚设半导体鳍340a、340b和STI结构352上方形成电介质帽盖层360L。在一些实施例中，电介质帽盖层是单层并且包括电介质氧化物(例如，氧化硅)或电介质氮化物(例如，氮化硅)。在一些实施例中，电介质帽盖层360L具有多层结构，包括电介质衬垫层362L和电介质硬掩模层364L。

[0087] 在虚设半导体鳍340a、340b和有源半导体鳍340c的暴露表面上形成电介质衬垫层362L。在一些实施例中，电介质衬垫层362L包括通过热氧化工艺形成的热氧化物。在一些实施例中，电介质衬垫层362L包括氧化硅。在一些实施例中，使用共形沉积工艺(例如，CVD、ALD或其他合适的沉积工艺)形成电介质衬垫层362L。

[0088] 在电介质衬垫层362L上方沉积电介质硬掩模层364L。在一些实施例中，电介质硬掩模层364L包括电介质氮化物，例如，氮化硅。在一些实施例中，通过共形沉积工艺(例如，CVD、ALD或其他合适的沉积工艺)沉积电介质硬掩模层364L。

[0089] 参考图2，方法200进行到操作222，其中，形成覆盖虚设半导体鳍340a、340b的电介质帽盖360。图13A和图13B是根据一些实施例的在形成电介质帽盖360之后的图12A和图12B的半导体结构300的视图。

[0090] 参考图13A和图13B，覆盖有源半导体鳍340c的电介质帽盖层360L的部分被移除，形成覆盖其中存在虚设半导体鳍340a、340b的区域的电介质帽盖360。在一些实施例中，电介质帽盖360通过光刻和蚀刻工艺形成。例如，首先在电介质帽盖层360L的最顶表面(例如，电介质硬掩模层364L的顶表面)上方形成光致抗蚀剂层(未示出)。对光致抗蚀剂层进行图案化以提供图案化光致抗蚀剂层(未示出)。图案化光致抗蚀剂层包括开口(未示出)，其暴露存在于有源半导体鳍340c上方的电介质硬掩模层364L的部分。示例光刻图案化工艺包括软烘烤光致抗蚀剂层、掩模对准、曝光、曝光后烘焙、显影光致抗蚀剂层、漂洗和干燥(例如，硬烘烤)。接下来，通过各向异性蚀刻移除电介质硬掩模层364L的暴露部分。在一些实施例中，执行使用从含卤素蚀刻剂产生的等离子体的干法蚀刻来移除电介质硬掩模层364L的暴露部分，该含卤素蚀刻剂例如选自包括CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2或其组合的组。在一些实施例中，采用使用例如至少一种含水蚀刻溶液的湿法蚀刻来移除电介质硬掩模层
364L的暴露部分，该含水蚀刻溶液包括柠檬酸(C6H8O7)、过氧化氢(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、乙酸酸(CH3CO2H)、氢氟酸(HF)、缓冲氢氟酸(BHF)、磷酸(H3PO4)、氟化铵(NH4F)氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、氢氧化四甲基铵(TMAH)或其组合。在一些实施例中，使用包括湿法和干法蚀刻技术二者的蚀刻序列来蚀刻电介质硬掩模层364L。在蚀刻之后，在虚设半导体鳍340a、340b上方的电介质硬掩模层364L的剩余部分构成电介质硬掩模364。如果在电介质硬掩模层364L的蚀刻期间未被完全消耗，则在一些实施例中，图案化光致抗蚀剂层在蚀刻电介质衬垫层362L之前例如通过灰化来移除。

[0091] 接下来，移除由电介质硬掩模364暴露的电介质衬垫层362L的部分以形成电介质衬垫362。在一些实施例中，通过各向异性蚀刻移除电介质衬垫层362L的暴露部分。在一些实施例中，执行干法蚀刻(例如，RIE)以对于有源半导体鳍340c的半导体材料选择性的来选择性地蚀刻电介质衬垫层362L的电介质材料。在一些实施例中，通过使用热磷酸的湿法蚀刻来蚀刻电介质衬垫层362L。在蚀刻之后，在虚设半导体鳍340a、340b上方的电介质衬垫层362L的剩余部分构成电介质衬垫362。电介质衬垫362和电介质硬掩模364一起限定电介质帽盖360。

[0092] 电介质帽盖360完全覆盖虚设半导体鳍340a、340b。由于电介质帽盖360的电介质性质，电介质帽盖360有助于防止在随后执行的源极/漏极外延生长期间半导体材料从虚设半导体鳍340a、340b的顶表面外延生长。因此，电介质帽盖360有助于防止来自虚设半导体鳍340a、340b的外延生长，以合并虚设半导体鳍340a、340b以及相邻的有源半导体鳍340c。结果，减少或避免了由于合并相邻的虚设半导体鳍340a、340b以及有源半导体鳍340a而导致的FinFET短路所引起的FinFET的电流泄漏。

[0093] 在一些实施例中，电介质帽盖360被形成为具有半导体鳍340的高度H的约10％至30％的范围内的厚度。在一些实施例中，电介质帽盖的厚度为约5nm至约15nm。如果电介质帽盖360的厚度过小，则电介质帽盖360不足以防止来自虚设半导体鳍340a、20b的外延生长以及相邻FinFET的短路。另一方面，如果电介质帽360的厚度过大，则由于对电介质帽盖层
360L进行图案化的不必要材料消耗和处理时间增加，而生产成本增加。

[0094] 在一些实施例中，电介质帽盖360的每个侧壁与相应的最近的有源半导体鳍340c间隔开距离D。在一些实施例中，距离D是鳍间距S的约10％至约50％。在一些实施例中，距离D为约2nm至约30nm。在一些情况下，如果距离D过小，则电介质帽盖360对形成在相邻的有源半导体鳍340c上的FinFET的性能产生不利影响的风险增加。在一些情况下，如果距离D过大，则电介质帽盖360在电介质帽盖360的边缘处暴露最外面的虚设半导体鳍340a、340b的风险增加，这导致相邻的虚设半导体鳍340a、340b以及有源半导体鳍340a的外延合并。在一些实施例中，电介质帽盖360的每个侧壁与最外面的虚设半导体鳍340a的侧壁对齐。

[0095] 参考图2，方法200进行到操作224，其中，在相应的多组有源半导体鳍340c上形成栅极结构370和源极/漏极区域380。图14A和图14B是根据一些实施例的在形成栅极结构370和源极/漏极区域380之后的图13A和图13B的半导体结构300的视图。

[0096] 参考13A和图13B，在相应的有源半导体鳍340c的沟道部分上并跨相应的有源半导体鳍340c的沟道部分形成栅极结构370。每个栅极结构370包括栅极堆叠(372、374、376)和围绕栅极堆叠(372、374、376)的栅极间隔件378。在一些实施例中，每个栅极堆叠包括栅极电介质372、栅极电极374和栅极帽盖376。在一些实施例中，通过栅极堆叠层的沉积和图案化形成栅极堆叠(372、374、376)。在一些实施例中，通过光致抗蚀剂层(未示出)的施加、光致抗蚀剂层的光刻图案化、光致抗蚀剂层中的图案转移到栅极堆叠层中、以及例如通过灰化移除图案化光致抗蚀剂层来实现栅极堆叠层的图案化。在一些实施例中，栅极堆叠(372、374、376)的材料是随后被移除的牺牲材料，并且在形成FinFET的源极/漏极区域380之后被包括功能性栅极电介质和功能性栅极电极的功能性栅极堆叠替换。

[0097] 在有源半导体鳍340c上方形成栅极电介质372。在一些实施例中，栅极电介质372包括氧化硅、氮化硅、氮氧化硅、或其组合。替代地或另外地，在一些实施例中，栅极电介质372包括具有大于氧化硅的介电常数的高介电常数(高k)电介质材料。示例性高k电介质材料包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3和Y2O3。栅极电介质372接触有源半导体鳍340c和虚设半导体鳍340a、340b之间的STI结构352。

[0098] 在栅极电介质372上方形成栅极电极374。栅极电极374包括任何合适的导电材料，例如，多晶硅、钨、铜、钛、钽、铝、镍、钌、钯、铂、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金或其组合。在一些实施例中，栅极电极374接触有源半导体鳍340c和虚设半导体鳍340a、340b之间的STI结构352。在一些实施例中，栅极电极374通过栅极电介质372与STI结构352分离。

[0099] 在栅极电极374上方形成栅极帽盖376。在一些实施例中，栅极帽盖376包括电介质材料，例如，氮化硅、碳化硅、氮氧化硅、碳氧化硅、其他合适的电介质材料、或其组合。

[0100] 在栅极堆叠(372、374、376)的侧壁上形成栅极间隔件378。在一些实施例中，栅极间隔件378被用于偏移随后形成的掺杂区域，例如，源极/漏极区域380。在一些实施例中，栅极间隔件378还用于设计或修改源极/漏极区域380。栅极间隔件378包括电介质材料，例如，氮化硅、碳化硅、氮氧化硅、碳氧化硅、其他合适的电介质材料、或其组合。在一些实施例中，栅极间隔件378例如通过沉积共形电介质材料层并选择性地移除所沉积的共形电介质材料层的水平部分来形成。所沉积的共形电介质材料层的剩余垂直部分构成栅极间隔件378。

[0101] 随后在位于相应的栅极结构370的相对侧上的每个有源半导体鳍340c的部分上形成源极区域和漏极区域(统称为源极/漏极区域)。在一些实施例中，如图13A所示，源极/漏极区域380包括形成在每个有源半导体鳍340c的未被相应的栅极结构370覆盖的部分上的凸起的源极/漏极区域。在一些实施例中，源极/漏极区域380中的凸起的源极/漏极区域通过选择性外延生长来形成。在选择性外延生长工艺期间，所沉积的半导体材料仅在暴露的半导体区域上生长，例如，栅极结构370的相对侧上的有源半导体鳍340a的部分的顶表面和侧壁表面上，并且不在电介质表面上生长，例如，栅极帽盖376、栅极间隔件378、STI结构352和电介质帽盖360的表面。在一些实施例中，由于每个器件区域中的有源半导体鳍340c的紧密接近，每个器件区域中的源极/漏极区域380被合并以形成合并源极/漏极结构。因此，电介质帽盖360的存在有助于防止半导体材料在虚设半导体鳍340a、340b上的外延生长，从而降低风险或防止半导体衬底302的相邻器件区域中的源极/漏极区域380的合并。

[0102] 在一些实施例中，源极/漏极区域380的半导体材料(即含硅半导体材料和含锗半导体材料)作为本征半导体材料被沉积，或者通过原位掺杂来沉积。如果半导体材料作为本征半导体材料被沉积，则随后利用离子注入、气相掺杂、或掺杂剂从牺牲掺杂剂源材料向外扩散来掺杂(非原位)凸起的源极/漏极区域。对于n型FET，凸起的源极/漏极区域掺杂有n型掺杂剂，而对于p型FET，凸起的源极/漏极区域掺杂有p型掺杂剂。示例性n型掺杂剂包括但不限于磷、砷和锑。示例性p型掺杂剂包括但不限于铝、硼、镓和铟。如果采用非原位掺杂，则在一些实施例中，离子注入或气相掺杂还将掺杂剂引入到凸起的源极/漏极区域下方的有源半导体鳍340c的部分中。每个有源半导体鳍340c内的所得掺杂部分(未示出)构成平面源极/漏极区域。

[0103] 在一些实施例中，半导体结构300包括通过后续工艺形成的附加特征。例如，后续工艺进一步在半导体衬底302上方形成各种触点/通孔/线以及多层互连特征(例如，金属层和层间电介质)，其被配置为连接半导体结构300的各种特征或结构。例如，多层互连包括垂直互连，例如，传统的通孔或触点，以及水平互连，例如，金属线。各种互连特征由各种导电材料实现，包括铜、钨、钴和/或硅化物。在一些实施例中，镶嵌和/或双镶嵌工艺被用于形成钴相关的多层互连结构。

[0104] 本说明书的一个方面涉及半导体结构。该半导体结构包括：有源半导体鳍，具有第一高度；虚设半导体鳍，与有源半导体鳍相邻并具有小于第一高度的第二高度；隔离结构，在有源半导体鳍和虚设半导体鳍之间；以及电介质帽盖，在虚设半导体鳍上方，其中，电介质帽盖与有源半导体鳍分离。在一些实施例中，电介质帽盖完全覆盖至少一个虚设半导体鳍的顶表面。在一些实施例中，电介质帽盖覆盖隔离结构的与虚设半导体鳍相邻的一部分。在一些实施例中，电介质帽盖包括电介质衬垫和电介质硬掩模。在一些实施例中，电介质衬垫包括电介质氧化物。在一些实施例中，电介质硬掩模包括电介质氮化物。在一些实施例中，电介质帽盖和有源半导体鳍之间的距离是有源半导体鳍和虚设半导体鳍之间的间隔的约10％至约50％。在一些实施例中，电介质帽盖具有约5nm至约15nm的厚度。在一些实施例中，半导体结构还包括栅极结构，在有源半导体鳍上方延伸。在一些实施例中，半导体结构还包括源极/漏极区域，在有源半导体鳍的在栅极结构的相对侧上的部分上方。

[0105] 本说明书的另一方面涉及半导体结构。半导体结构包括衬底。半导体结构还包括多个有源半导体鳍。多个有源半导体鳍中的每个有源半导体鳍具有第一高度。半导体结构还包括多个虚设半导体鳍。多个虚设半导体鳍中的每个虚设半导体鳍具有小于第一高度的第二高度。半导体结构还包括在衬底上的多个隔离结构。多个隔离结构中的每个隔离结构将多个有源半导体鳍中的相应的有源半导体鳍或多个虚设半导体鳍中的相应的虚设半导体鳍彼此分离。半导体结构还包括在多个虚设半导体鳍上方的电介质帽盖。电介质帽盖与多个有源半导体鳍间隔开。在一些实施例中，多个虚设半导体鳍的顶表面形成凹形轮廓。在一些实施例中，多个虚设半导体鳍中的至少一个虚设半导体鳍具有与多个虚设半导体鳍中的相邻的虚设半导体鳍的高度不同的高度。

[0106] 本说明书的又一方面涉及一种形成半导体结构的方法。该方法包括：蚀刻半导体衬底以形成多个半导体鳍；在多个半导体鳍之间的沟槽中形成浅沟槽隔离(STI)结构；凹陷多个半导体鳍中的至少一个半导体鳍以形成至少一个虚设半导体鳍；在所述至少一个虚设半导体鳍和所述多个半导体鳍中的未被凹陷的半导体鳍上方形成电介质帽盖层；以及图案化所述电介质帽盖层以从除了至少一个虚设半导体鳍之外的所述多个半导体鳍中的未被凹陷的半导体鳍移除电介质帽盖层。在一些实施例中，凹陷至少一个半导体鳍包括移除至少一个半导体鳍的突出高于STI结构的一部分。在一些实施例中，形成STI结构包括沉积可流动电介质材料以填充多个半导体鳍之间的沟槽，对可流动电介质材料进行退火以形成隔离层，以及凹陷隔离层以形成STI结构。凹陷隔离层暴露了多个半导体鳍中的每个半导体鳍的一部分。在一些实施例中，形成电介质帽盖层包括在多个半导体鳍中的未被凹陷的半导体鳍以及至少一个虚设半导体鳍的暴露表面上方形成电介质衬垫层，并在电介质衬垫层上方形成电介质硬掩模层。在一些实施例中，形成电介质衬垫层包括使用化学气相沉积(CVD)或原子层沉积(ALD)来沉积电介质氧化物层。在一些实施例中，形成电介质衬垫层包括使用热氧化工艺来形成热氧化物层。在一些实施例中，凹陷至少一个半导体鳍包括凹陷多个半导体鳍的第一子集以形成多个第一虚设半导体鳍，并且凹陷多个半导体鳍的第二子集以形成多个第二虚设半导体鳍。

[0107] 以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

[0108] 示例1是一种半导体结构，包括：有源半导体鳍，具有第一高度；虚设半导体鳍，与所述有源半导体鳍相邻，所述虚设半导体鳍具有小于所述第一高度的第二高度；隔离结构，位于所述有源半导体鳍和所述虚设半导体鳍之间；以及电介质帽盖，位于所述虚设半导体鳍上方，其中，所述电介质帽盖与所述有源半导体鳍分离。

[0109] 示例2是示例1所述的半导体结构，其中，所述电介质帽盖完全覆盖所述虚设半导体鳍的顶表面。

[0110] 示例3是示例1所述的半导体结构，其中，所述电介质帽盖覆盖所述隔离结构的与所述虚设半导体鳍相邻的一部分。

[0111] 示例4是示例1所述的半导体结构，其中，所述电介质帽盖包括电介质衬垫和电介质硬掩模。

[0112] 示例5是示例4所述的半导体结构，其中，所述电介质衬垫包括电介质氧化物。

[0113] 示例6是示例4所述的半导体结构，其中，所述电介质硬掩模包括电介质氮化物。

[0114] 示例7是示例1所述的半导体结构，其中，所述电介质帽盖和所述有源半导体鳍之间的距离是所述有源半导体鳍和所述虚设半导体鳍之间的间隔的约10％至约50％。

[0115] 示例8是示例1所述的半导体结构，其中，所述电介质帽盖具有约5nm至约15nm的厚度。

[0116] 示例9是示例1所述的半导体结构，还包括：栅极结构，在所述有源半导体鳍上方延伸。

[0117] 示例10是示例9所述的半导体结构，还包括：源极/漏极区域，位于所述有源半导体鳍的在所述栅极结构的相对侧上的部分上方。

[0118] 示例11是一种半导体结构，包括：衬底；多个有源半导体鳍，其中，所述多个有源半导体鳍中的每个有源半导体鳍具有第一高度；多个虚设半导体鳍，其中，所述多个虚设半导体鳍中的每个虚设半导体鳍具有小于所述第一高度的第二高度；多个隔离结构，位于所述衬底上，其中，所述多个隔离结构中的每个隔离结构将所述多个有源半导体鳍中的相应的有源半导体鳍或所述多个虚设半导体鳍中的相应的虚设半导体鳍彼此分离；以及电介质帽盖，位于所述多个虚设半导体鳍上方，其中，所述电介质帽盖与所述多个有源半导体鳍间隔开。

[0119] 示例12是示例11所述的半导体结构，其中，所述多个虚设半导体鳍的顶表面形成凹形轮廓。

[0120] 示例13是示例11所述的半导体结构，其中，所述多个虚设半导体鳍中的至少一个虚设半导体鳍具有与所述多个虚设半导体鳍中的相邻的虚设半导体鳍的高度不同的高度。

[0121] 示例14是一种形成半导体结构的方法，包括：蚀刻半导体衬底以形成多个半导体鳍；在所述多个半导体鳍之间的沟槽中形成浅沟槽隔离(STI)结构；凹陷所述多个半导体鳍中的至少一个半导体鳍以形成至少一个虚设半导体鳍；在所述至少一个虚设半导体鳍和所述多个半导体鳍中的未被凹陷的半导体鳍上方形成电介质帽盖层；以及图案化所述电介质帽盖层以从除了所述至少一个虚设半导体鳍之外的所述多个半导体鳍中的未被凹陷的半导体鳍移除所述电介质帽盖层。

[0122] 示例15是示例14所述的方法，其中，凹陷所述至少一个半导体鳍包括：移除所述至少一个半导体鳍的突出高于所述STI结构的一部分。

[0123] 示例16是示例14所述的方法，其中，形成所述STI结构包括：沉积可流动电介质材料以填充所述多个半导体鳍之间的所述沟槽；对所述可流动电介质材料进行退火以形成隔离层；以及凹陷所述隔离层以形成所述STI结构，其中，凹陷所述隔离层暴露了所述多个半导体鳍中的每个半导体鳍的一部分。

[0124] 示例17是示例14所述的方法，其中，形成所述电介质帽盖层包括：在所述多个半导体鳍中的未被凹陷的半导体鳍以及所述至少一个虚设半导体鳍的经暴露的表面上方形成电介质衬垫层：并且在所述电介质衬垫层上方形成电介质硬掩模层。

[0125] 示例18是示例17所述的方法，其中，形成所述电介质衬垫层包括：使用化学气相沉积(CVD)或原子层沉积(ALD)来沉积电介质氧化物层。

[0126] 示例19是示例17所述的方法，其中，形成所述电介质衬垫层包括：使用热氧化工艺来形成热氧化物层。

[0127] 示例20是示例14所述的方法，其中，凹陷所述至少一个半导体鳍包括：凹陷所述多个半导体鳍的第一子集以形成多个第一虚设半导体鳍；并且凹陷所述多个半导体鳍的第二子集以形成多个第二虚设半导体鳍。