FINFET器件和方法

摘要

本申请公开了FINFET器件和方法。一种器件，包括从半导体衬底延伸的鳍；在鳍之上的栅极堆叠；在栅极堆叠的侧壁上的第一间隔件；在与第一间隔件相邻的鳍中的源极/漏极区域；在栅极堆叠、第一间隔件和源极/漏极区域之上延伸的层间电介质层(ILD)，ILD具有第一部分和第二部分，其中ILD的第二部分比ILD的第一部分更靠近栅极堆叠；延伸穿过ILD并接触源极/漏极区域的接触插塞；在接触插塞的侧壁上的第二间隔件；以及第一隔离件和第二隔离件之间的气隙，其中，ILD的第一部分延伸穿过气隙并与第二间隔件物理接触，其中，ILD的第一部分密封气隙。

权利要求

1.一种半导体器件，包括：

鳍，从半导体衬底延伸；

栅极堆叠，在所述鳍之上；

第一间隔件，在所述栅极堆叠的侧壁上；

源极/漏极区域，在所述鳍中与所述第一间隔件相邻；

层间电介质层ILD，在所述栅极堆叠、所述第一间隔件和所述源极/漏极区域之上延伸，所述ILD包括第一部分和第二部分，其中，所述ILD的所述第二部分比所述ILD的所述第一部分更靠近所述栅极堆叠；

接触插塞，延伸穿过所述ILD并接触所述源极/漏极区域；

第二间隔件，在所述接触插塞的侧壁上；以及气隙，在所述第一间隔件和所述第二间隔件之间，其中，所述ILD的所述第一部分延伸穿过所述气隙并物理接触所述第二间隔件，其中，所述ILD的所述第一部分密封所述气隙。

2.根据权利要求1所述的器件，其中，所述ILD具有第一厚度，并且其中，所述ILD的所述第一部分具有在所述第一厚度的10％至105％之间的第二厚度。

3.根据权利要求1所述的器件，还包括在所述栅极堆叠上和所述第一间隔件上的蚀刻停止层，其中，所述蚀刻停止层的一部分暴露于所述气隙。

4.根据权利要求1-3中任一项所述的器件，其中，所述ILD的所述第一部分具有第一浓度的掺杂剂，并且其中，所述ILD的所述第二部分具有第二浓度的掺杂剂，所述第二浓度小于所述第一浓度。

5.根据权利要求1-3中任一项所述的器件，其中，所述第二间隔件比所述气隙更靠近所述半导体衬底延伸。

6.根据权利要求1-3中任一项所述的器件，其中，所述接触插塞比所述气隙更靠近所述半导体衬底延伸。

7.根据权利要求1-3中任一项所述的器件，还包括在所述ILD上的覆盖层。

8.根据权利要求9所述的器件，其中，在所述ILD的所述第一部分上的所述覆盖层的第一区域比在所述ILD的所述第二部分上的所述覆盖层的第二区域更靠近所述半导体衬底延伸。

9.一种半导体器件，包括：

鳍，从衬底突出；

栅极结构，在所述鳍的沟道区域之上；

外延区域，在所述鳍中与所述沟道区域相邻；

第一电介质层，在所述栅极结构之上，所述第一电介质层包括掺杂有第一掺杂剂的第一区域；

接触插塞，延伸穿过所述第一电介质层并接触所述外延区域；

第二电介质层，在所述第一电介质层之上；以及气隙，在所述接触插塞与所述栅极结构之间，其中，所述气隙的上部区域由所述第一区域界定，并且其中，所述气隙通过所述第一区域与所述第二电介质层分离。

10.一种用于制造半导体器件的方法，包括：在半导体鳍之上形成栅极堆叠；

在与所述栅极堆叠相邻的所述半导体鳍中形成外延源极/漏极区域；

在所述栅极堆叠之上和所述外延源极/漏极区域之上沉积第一电介质层；

在所述第一电介质层中形成开口以暴露所述外延源极/漏极区域；

在所述开口内沉积牺牲材料；

在所述开口内的所述牺牲材料之上沉积导电材料；

去除所述牺牲材料以形成凹槽；以及

用掺杂剂注入所述第一电介质层，其中，在注入所述第一电介质层之后，凹槽被所述第一电介质层覆盖。

说明书

FINFET器件和方法

技术领域

[0001] 本公开总体上涉及FINFET器件和方法。

背景技术

[0002] 半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。

[0003] 半导体工业通过不断减小最小特征大小来继续提高各种电子部件(例如，晶体管、二极管、电阻器，电容器等)的集成密度，这允许将更多的部件集成到给定区域中。但是，随着最小特征大小的减小，出现了应当解决的其他问题。

发明内容

[0004] 根据本公开的一方面，提供了一种半导体器件，包括：鳍，从半导体衬底延伸；栅极堆叠，在所述鳍之上；第一间隔件，在所述栅极堆叠的侧壁上；源极/漏极区域，在所述鳍中与所述第一间隔件相邻；层间电介质层(ILD)，在所述栅极堆叠、所述第一间隔件和所述源极/漏极区域之上延伸，所述ILD包括第一部分和第二部分，其中，所述ILD的所述第二部分比所述ILD的所述第一部分更靠近所述栅极堆叠；接触插塞，延伸穿过所述ILD并接触所述源极/漏极区域；第二间隔件，在所述接触插塞的侧壁上；以及气隙，在所述第一间隔件和所述第二间隔件之间，其中，所述ILD的所述第一部分延伸穿过所述气隙并物理接触所述第二间隔件，其中，所述ILD的所述第一部分密封所述气隙。

[0005] 根据本公开的另一方面，提供了一种半导体器件，包括：鳍，从衬底突出；栅极结构，在所述鳍的沟道区域之上；外延区域，在所述鳍中与所述沟道区域相邻；第一电介质层，在所述栅极结构之上，所述第一电介质层包括掺杂有第一掺杂剂的第一区域；接触插塞，延伸穿过所述第一电介质层并接触所述外延区域；第二电介质层，在所述第一电介质层之上；以及气隙，在所述接触插塞与所述栅极结构之间，其中，所述气隙的上部区域由所述第一区域界定，并且其中，所述气隙通过所述第一区域与所述第二电介质层分离。

[0006] 根据本公开的又一方面，提供了一种用于制造半导体器件的方法，包括：在半导体鳍之上形成栅极堆叠；在与所述栅极堆叠相邻的所述半导体鳍中形成外延源极/漏极区域；在所述栅极堆叠之上和所述外延源极/漏极区域之上沉积第一电介质层；在所述第一电介质层中形成开口以暴露所述外延源极/漏极区域；在所述开口内沉积牺牲材料；在所述开口内的所述牺牲材料之上沉积导电材料；去除所述牺牲材料以形成凹槽；以及用掺杂剂注入所述第一电介质层，其中，在注入所述第一电介质层之后，凹槽被所述第一电介质层覆盖。

附图说明

[0007] 当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增大或减小。

[0008] 图1以三维视图示出了根据一些实施例的FinFET的示例

[0009] 图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图14C、图15A和图15B是根据一些实施例的FinFET的制造的中间阶段的截面图。

[0010] 图16、图17、图18、图19、图20、图21、图22和图23是根据一些实施例的具有气隙的FinFET的制造的中间阶段的截面图。

[0011] 图24示出了根据一些实施例的掺杂剂浓度分布的实验数据。

[0012] 图25示出了根据一些实施例的具有上覆覆盖层的层间电介质的测量厚度的实验数据。

[0013] 图26、图27A、图27B和图28是根据一些实施例的具有气隙的FinFET的制造的中间阶段的截面图。

[0014] 图29示出了根据一些实施例的在没有上覆覆盖层的层间电介质的测量厚度的实验数据。

[0015] 图30A、图30B、图31A、图31B、图32A、图32B、图33A和图33B是根据一些实施例的具有气隙的FinFET的制造的中间阶段的截面图。

具体实施方式

[0016] 以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征可以包括直接接触地形成第一和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。

[0017] 此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上”、“上面的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。

[0018] 根据一些实施例，在FinFET器件的源极/漏极外延区域的接触周围形成气隙。气隙的低电介质常数(k值)可以减小栅极堆叠和FinFET器件的触点之间的电容，这可以改善FinFET的更高速度(例如“AC”)操作。在一些实施例中，执行注入工艺以在相邻的层间电介质(ILD)层内注入掺杂剂，使得ILD层扩展并密封气隙的上部区域。在一些实施例中，在注入期间在ILD层之上存在附加的电介质层(例如，蚀刻停止层)可以导致ILD层的更多的横向扩展和ILD层的更少的纵向扩展。通过密封气隙，减少或消除了随后沉积的导电材料进入气隙的机会。因此，减少或消除了由于气隙内存在导电材料而形成电短路的机会。

[0019] 图1以三维视图示出了根据一些实施例的FinFET的示例。FinFET包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52在相邻的隔离区域56上和之间突出。尽管隔离区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。另外，尽管鳍52被示为与衬底50一样的单个连续材料，但是鳍52和/或衬底50可以包括单种材料或多种材料。在本文中，鳍52是指在相邻隔离区域56之间延伸的部分。

[0020] 栅极电介质层92沿着侧壁并且在鳍52的顶表面之上，并且栅极电极94在栅极电介质层92之上。源极/漏极区域82相对于栅极电介质层92和栅极电极9设置在鳍52的相对侧。图1进一步示出了在后面的附图中使用的参考截面面。截面A-A沿着栅极电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A、并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面C-C平行于截面A-A、并延伸穿过FinFET的源极/漏极区域。为了清楚起见，后面的附图参考这些参考截面。

[0021] 本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET的平面器件中使用的方面。

[0022] 图2至33B包括根据一些实施例的在FinFET的制造的中间阶段的截面图。图2至7示出了图1中示出的参考截面A-A、除了多个鳍/FinFET。图8A、9A、10A、11A、12A、13A、14A、15A、30A、31A、32A和33A是沿图1所示的参考截面AA示出的，并且图8B、9B、10B、11B、12B、13B、
14B、14C，15B、16、17、18、19、21、22、23、26、27A、27B、28、30B、31B、32B和33B是沿图1中所示的类似截面BB示出，除了多个鳍/FinFET之外。图10C和10D是沿着图1所示的参考截面C-C示出的，除了多个鳍/FinFET之外。

[0023] 在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是晶片，例如硅晶片。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟，砷化铟和/或锑化铟)；合金半导体(包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟)；或其组合。

[0024] 衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如NMOS晶体管(例如n型FinFET)。区域50P可以用于形成p型器件，例如PMOS晶体管(例如p型FinFET)。区域50N可以与区域50P物理上分离(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。

[0025] 在图3中，鳍52被形成在衬底50中。鳍52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。

[0026] 可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。在一些实施例中，掩模(或其它层)可保留在鳍52上。

[0027] 在图4中，绝缘材料54形成在衬底50之上并在相邻的鳍52之间。绝缘材料54可以是氧化物，例如氧化硅、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)等或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里上形成诸如上述填充材料的填充材料。

[0028] 在图5中，对绝缘材料54应用去除工艺以去除在鳍52之上的多余绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、深蚀刻工艺、其组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶表面是水平的。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或鳍52的顶表面分别与绝缘材料54的顶表面齐平。

[0029] 在图6中，使绝缘材料54凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷，使得区域50N和区域50P中的鳍52的上部从相邻STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平表面、凸表面、凹表面(例如凹形)或其组合。STI区域56的顶表面可以通过适当的蚀刻形成为平坦的、凸形的和/或凹形的。STI区域56可以使用可接受的蚀刻工艺来凹陷，例如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用使用例如稀释的氢氟酸(dHF)的氧化物去除。

[0030] 关于图2至图6所描述的工艺仅仅是可以如何形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽以暴露下面的衬底50。可以在该沟槽中外延生长同质外延结构，并且该电介质层可以被凹陷使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，图5中的鳍52可以是凹陷的，并且可以在凹陷的鳍52之上外延生长与鳍52不同的材料。在这些实施例种，鳍52包括凹陷材料以及布置在凹陷材料之上的外延生长材料。在又一实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使电介质层凹陷，使得异质外延结构从电介质层突出以形成鳍52。在同质外延或异质外延结构外延生长的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和之后的注入，尽管原位和注入掺杂可以一起使用。

[0031] 此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅-锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。

[0032] 此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在50P区域中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。

[0033] 在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50P，例如PMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，可以使用可接受的光刻技术进行图案化。一旦光致抗蚀剂被图案化，在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到诸如NMOS区域的区域50N中。n型杂质可以是磷、砷、锑等，其被注入到该区域中达到等于或小于1018cm-3的浓度，例如在约1016cm-3和约1018cm-3之间。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。

[0034] 在注入区域50P之后，在区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50N，例如NMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来对进行图案化。一旦光致抗蚀剂被图案化，就可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质注入到诸如PMOS区域的区域50P中。p型杂质可以是硼、氟化硼、铟等，其被注入到该区域中达到等于或小于1018cm-3的浓度，例如在约1016cm-3和约1018cm-3之间。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。

[0035] 在区域50N和区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，尽管原位和注入掺杂可以一起使用。

[0036] 在图7中，虚设电介质层60形成在鳍52上。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设电介质层60可以沉积虚设栅极层62之上，然后例如通过CMP被平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自包括非晶硅、多晶-硅(多晶硅)、多晶锗硅(多硅锗)、金属氮化物、金属硅化物、金属氧化物和金属的组。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积选定材料的其他技术来沉积。虚设栅极层62可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，单个虚设栅极层62和单个掩模层64跨区域50N和区域50P形成。注意，仅出于说明的目的，示出的虚设电介质层60仅覆盖鳍52。在一些实施例中，可以沉积虚设电介质层60，使得虚设电介质层60覆盖STI区域56，在STI栅极层62和STI区域56之间延伸。

[0037] 图8A至15B示出了实施例装置的制造中的各种附加步骤。图8A至15B示出了区域50N和区域50P中的任何一个中的特征。例如，图8A至15B所示的结构可适用于区域50N和区域50P。在每个附图所附的文本中描述了区域50N和区域50P的结构上的差异(如果有的话)。

[0038] 在图8A和8B中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图7)进行图案化以形成掩模74。然后，可以将掩模74的图案转印到虚设栅极层62。在一些实施例(未示出)中，也可以通过可接受的蚀刻技术将掩模74的图案转印到虚设电介质层60以形成虚设栅极72。虚设栅极72覆盖鳍52的各个沟道区域58。掩模74的图案可以用于将每个虚设栅极72与相邻的虚设栅极物理分离。虚设栅极72还可以具有基本垂直于各个外延鳍52的纵向方向的纵向方向。

[0039] 此外，在图8A和图8B中，栅极密封间隔件80可以在虚设栅极72、掩模74和/或鳍52的暴露表面上形成。热氧化或沉积之后进行各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。

[0040] 在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于在上面图6中讨论的注入，可以在区域50N之上形成掩模(例如光致抗蚀剂)，同时暴露区域50P，并且适当类型(例如，p型)的杂质可以被注入到区域50P中的暴露鳍52中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如光致抗蚀剂)，同时暴露区域50N，并且适当类型的杂质(例如，n型)可以被注入到区域50N中的暴露鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可具有约1015cm-3至约1019cm-3的杂质浓度。退火可用于修复注入损坏并激活注入的杂质。

[0041] 在图9A和9B中，沿着虚设栅极72和掩模74的侧壁在栅极密封隔离80上形成栅极隔离件86。可以通过共形地沉积绝缘材料并随后各向异性地蚀刻绝缘材料来形成栅极隔离件86。栅极隔离件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。

[0042] 注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，可以在形成栅极间隔件86之前不蚀刻栅极密封间隔件80，从而产生“L形”栅极密封间隔件)，可以形成和去除间隔件等。此外，可以使用不同的结构和步骤形成n型和p型器件。例如，可以在形成栅极密封间隔件80之前形成n型器件的LDD区域，而可以在形成栅极密封间隔件80之后形成p型器件的LDD区域。

[0043] 在图10A和图10B中，根据一些实施例，在鳍52中形成外延源极/漏极区域82。在某些情况下，可以形成外延源极/漏极区域82以在各个沟道区58中施加应力，从而改善性能。外延源极/漏极区域82形成在鳍52中，使得每个虚设栅极72设置在外延源极/漏极区域82的各个相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52，并且也可以穿过鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与虚设栅极72分离适当的横向距离，使得外延源极/漏极区域82不会使随后形成的得到的FinFET的栅极短路。

[0044] 区域50N(例如，NMOS区域)中的外延源极/漏极区域82可以通过掩蔽例如PMOS区域的区域50P并蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽而形成。然后，区域50N中的外延源极/漏极区域82在凹槽中外延生长。外延源极/漏极区域82可以包括任何可接受的材料，例如适合于n型FinFET。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面突起的表面并且可以具有小平面。

[0045] 区域50P(例如PMOS区域)中的外延源极/漏极区域82可以通过掩蔽例如NMOS区域的区域50N并蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽而形成。然后，区域50P中的外延源极/漏极区域82在凹槽中外延生长。外延源极/漏极区域82可以包括任何可接受的材料，例如适合于p型FinFET。例如，如果鳍52是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，诸如硅-锗、掺杂硼的硅-锗、锗、锗锡等。区域50P中的外延源极/漏极区域82还可以具有从鳍52的相应表面突起的表面并且可以具有小平面。

[0046] 外延源极/漏极区域82和/或鳍52可以注入有掺杂剂以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区域然后进行退火的工艺。源极/漏极区域的杂质浓度可以在约1019cm-3与约1021cm-3之间。源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。

[0047] 由于用于在区域50N和区域50P中形成外延源极/漏极区域82的外延工艺，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展到超过鳍52的侧壁。在一些实施例中，这些小平面使同一FinFET的相邻源极/漏极区域82合并，如图10C所示。在其他实施例中，如图10D所示，在外延工艺完成之后，相邻的源极/漏极区域82保持分离。在图10C和10D所示的实施例中，形成栅极间隔件86，覆盖鳍52的侧壁的一部分，该侧壁在STI区域56上方延伸，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻以去除间隔件材料，从而允许外延生长的区域延伸到STI区域56的表面。

[0048] 在图11A和11B中，根据一些实施例，第一层间电介质(ILD)88沉积在图10A和10B所示的结构上。第一ILD 88可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88与外延源极/漏极区域82、掩模74和栅极间隔件86之间。CESL 87可以包括电介质材料，例如氮化硅、氧化硅、氮氧化硅等，并且可以具有与上面的第一ILD88的材料不同的蚀刻速率。在一些实施例中，可以形成厚度为约2nm至约5nm之间(例如，约3mm)的CESL 87。在一些情况下，控制CESL87的厚度可以控制源极/漏极触点118的大小(例如，宽度或高度)和/或随后形成的气隙120的大小(例如，宽度或高度)(参见图26)。

[0049] 在图12A和12B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺也可以去除虚设栅极72上的掩模74，以及沿着掩模74的侧壁的栅极密封间隔件80和栅极间隔件86的部分。在平坦化工艺之后，虚设栅极72的、栅极密封间隔件80、栅极间隔件86和第一ILD 88顶表面是水平的。因此，虚设栅极72的顶表面通过第一ILD 88暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。

[0050] 在图13A和13B中，在一个或多个蚀刻步骤中去除虚设栅极72和掩模74(如果存在)，使得形成凹槽90。也可以去除凹槽80中的虚设电介质层60部分。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质层60保留并且被凹槽90暴露。在一些实施例中，虚设电介质层60从裸片(例如，核逻辑区域)的第一区域中的凹槽90中去除，并保留在裸片的第二区域(例如，输入/输出区域)的凹槽90中。在一些实施例中，通过各向异性干蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用一种或多种反应气体的干蚀刻工艺，其选择性地蚀刻虚设栅极72而不蚀刻第一ILD 88、栅极间隔件86或CESL87。每个凹槽90暴露和/或覆盖相应的鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域的相邻对82之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设电介质层60。

[0051] 在图14A和14B中，形成栅极电介质层92和栅极电极94以替换栅极。图14C示出了图14B的区域89的详细视图。栅极电介质层92共形地沉积在凹槽90中，例如在鳍52的顶表面和侧壁上以及在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅或其多层。
在一些实施例中，栅极电介质层92包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及其组合物。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
在虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，氧化硅)。

[0052] 栅极电极94分别沉积在栅电介质层92之上，并填充凹槽90的剩余部分。栅极电极94可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图14B中示出了单层栅极电极94，但是栅极电极94可以包括任意数量的衬里层94A、任意数量的功函数调整层94B和填充材料94C，如图14C所示。在填充凹槽90之后，可以执行诸如CMP的平坦化工艺以去除栅极电介质层92的多余部分和栅极电极94的材料，这些多余部分在ILD88的顶表面之上。栅极电极94和栅极电介质层92的材料的剩余部分因此形成得到的FinFET的替换栅极。栅极电极94和栅极电介质层92可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。

[0053] 区域50N和区域50P中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。

[0054] 在图15A和15B中，根据一些实施例，第二ILD 108沉积在第一ILD88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG、氧化硅等的电介质材料形成，并且可以通过诸如CVD、PECVD等的任何适当方法来沉积。可以执行诸如CMP的平坦化工艺以平坦化第二ILD 108的表面。
在一些实施例中，第二ILD 108可以形成为具有约10nm至约30nm之间的厚度，例如约15nm。
控制第二ILD 108的厚度和宽度还可以控制密封气隙120的扩展区域130的大小，以下参照图26描述。

[0055] 根据一些实施例，在沉积第二ILD 108之前，在结构之上沉积硬掩模96。硬掩模96可以包括一个或多个电介质材料层，例如氮化硅、氧氮化硅等，并且可以具有与上面的第二ILD 108的材料不同的蚀刻速率。在一些实施例中，硬掩模96可以形成为具有约2nm至约4nm的厚度，例如约3nm。在一些实施例中，硬掩模96由与CESL 87相同的材料形成，或者形成为具有与CESL 87大约相同的厚度。随后形成的源极/漏极触点118(见图26)穿过硬掩模96和CESL 87以接触外延源极/漏极区域82的顶表面，栅极接触132(参见图31A和31B)穿过硬掩模96以接触栅极电极94的顶表面。

[0056] 图16至26示出了根据一些实施例的形成具有气隙120的源极/漏极触点118(参见图26)的中间步骤。源极/漏极触点118物理地和电气地接触外延源极/漏极区域82。源极/漏极触点118也可以被称为“触点118”或“接触插塞(plug)118”。为了清楚起见，图16至24被示出为图15B的区域111的详细视图。图16示出了图15B所示的相同结构的区域111。

[0057] 在图17中，根据一些实施例，在第一ILD 88和第二ILD 108中形成开口110以暴露外延源极/漏极区域82。可以使用适当的光刻和蚀刻技术来形成开口110。例如，可以在第二ILD 108之上形成光致抗蚀剂(例如，单层或多层光致抗蚀剂结构)。然后可以对光致抗蚀剂进行图案化以在与开口110相对应的区域中暴露第二ILD 108。然后，使用图案化的光致抗蚀剂作为蚀刻掩模，可以执行适当的蚀刻工艺以蚀刻开口110。一种或多种蚀刻工艺可以包括湿蚀刻工艺和/或干蚀刻工艺。在一些实施例中，当形成开口110时，CESL 87和/或硬掩模96可以用作蚀刻停止层。如图17所示，CESL 87的在外延源极/漏极区域82之上延伸的部分也可以被去除。在一些实施例中，开口110可以在外延源极/漏极区域82的顶表面下方延伸并延伸到外延源极/漏极区域82中。在一些实施例中，一种或多种蚀刻工艺可以去除第一ILD 88的材料以暴露CESL 87。开口110可以具有如图17所示的锥形侧壁，或者可以具有不同轮廓的侧壁(例如，垂直侧壁)。在一些实施例中，开口110可以具有在约10nm与约30nm之间的宽度W1。宽度W1可以跨开口110的顶部、跨开口110的底部或跨开口110的任何其他位置处测量。在一些情况下，控制宽度W1可以控制源极/漏极触点118的大小和/或随后形成的气隙120的大小(见图26)。

[0058] 在图18中，根据一些实施例，在开口110之上形成虚设间隔件层112。在一些实施例中，虚设间隔件层112可以被形成为覆盖层，该覆盖层在第二ILD 108、CESL 87和外延源极/漏极区域82之上延伸。虚设间隔件层112可以包括诸如硅、多晶硅、非晶硅等的材料或其组合。在一些实施例中，虚设间隔件层112是可以相对于诸如第二ILD 108、CESL 87或接触间隔件层114(如下所述)的其他层以高选择性蚀刻的材料。虚设间隔件层112可以通过PVD、CVD、ALD等沉积。在一些实施例中，虚设间隔件层112可以形成为具有约3nm至约9nm之间的厚度，例如约6nm。在一些实施例中，虚设间隔件层112的厚度约等于随后形成的气隙120的宽度W2(见图21)。

[0059] 在图19中，根据一些实施例，在虚设间隔层112上形成接触间隔件层114。在形成接触间隔件层114之前，可以执行适当的各向异性干法蚀刻工艺以去除在第二ILD 108和外延源极/漏极区域82之上横向延伸的虚设间隔件层112的区域。由于干法蚀刻工艺的各向异性，虚设间隔层112沿着开口110的侧壁延伸的区域保留。在一些实施例中，各向异性干法蚀刻工艺还可以蚀刻外延源极/漏极区域82的材料，并因此将开口110进一步延伸到外延源极/漏极区域82中。

[0060] 在一些实施例中，接触隔离层114可以形成为掩盖(blanket)层，该掩盖层在第二ILD 108、虚设间隔件层112和外延源极/漏极区域82上延伸。接触间隔件层114可以包括一个或多个材料层，例如氧化硅、氮化硅、氧氮化硅碳氮化硅等或其组合。接触间隔件层114可以通过PVD、CVD、ALD等沉积。在一些实施例中，接触间隔件层114可以形成为具有约2nm至约5nm之间的厚度，例如约3nm。在形成接触间隔件层114之后，可以执行适当的各向异性干蚀刻工艺以去除在第二ILD 108、虚设间隔件层112和外延源极/漏极区域82上横向延伸的接触间隔件层114的区域。由于干蚀刻工艺的各向异性，接触间隔件层114的沿着开口110的侧壁延伸(例如，沿着虚设间隔件层112延伸)的区域保留。在一些情况下，控制接触间隔件层
114的厚度可以控制源极/逻辑触点118的大小和/或随后形成的气隙120的大小(见图26)。

[0061] 转向图20，根据一些实施例，一种或多种导电材料被沉积在开口110中，从而形成源极/漏极触点118。在一些实施例中，源极/漏极触点的导电材料118包括共形地沉积在开口110的表面上(例如，在接触间隔件层114上)的衬里(未单独示出)，以及沉积在衬里上以填充开口110的导电填充材料。在一些实施例中，衬里包括钛、钴、镍、氮化钛、氧化钛、氮化钽、氧化钽等或其组合。在一些实施例中，导电填充材料包括钴、钨、铜、铝、金、银、其合金等、或其组合。衬里或导电填充材料可以使用一种或多种合适的工艺(诸如CVD、PVD、ALD、溅射、镀覆等)来沉积。

[0062] 在一些实施例中，硅化物区域116还可以形成在外延源极/漏极区域82的上部，以改善外延源极/漏极区域82与源极/漏极触点118之间的电连接。可以通过使外延源极/漏极区域82的上部与衬里反应来形成硅化物区域116。在一些实施例中，单独的材料可以沉积在外延源极/漏极区域82以与外延源极/漏极区域82反应以形成硅化物区域116。硅化物区域116可以包括硅化钛、硅化镍等、或其组合。在一些实施例中，执行一种或多种退火工艺以促进硅化物形成反应。在沉积用于源极/漏极触点118的导电填充材料之后，可以通过使用诸如CMP的平坦化工艺来去除多余的材料，以形成与第二ILD 108的顶表面共面的源极/漏极触点118的顶表面。

[0063] 转向图21，根据一些实施例，去除虚设间隔件层112的材料以形成气隙120。可以使用适当的蚀刻工艺(例如干蚀刻工艺)来去除虚设间隔件层112的材料。蚀刻工艺可以对第二ILD 108、CESL 87或接触间隔件层114的材料之上的虚设间隔件层112的材料具有选择性。例如，在虚设间隔件层112包括硅并且接触间隔件层114包括氮化硅的实施例中，刻蚀工艺可以包括在选择性蚀刻虚设间隔件层112的硅的等离子体刻蚀工艺中使用HBr、O2、He、CH3F、H2等、或其组合作为工艺气体。其他材料或蚀刻工艺也是可行的。

[0064] 在一些实施例中，气隙120可以形成为具有在约0.5nm与约4nm之间(诸如约2.5nm)的宽度W2。在一些情况下，形成具有较大宽度W2的气隙120可以导致减小的电容和改善的器件性能，这将在下面更详细地描述。气隙120可以具有基本均匀的宽度，或者宽度可以沿着其垂直长度(例如，远离衬底50延伸的长度)变化。例如，气隙120的宽度在底部附近(例如，在外延源极/漏极区域82附近)可以小于顶部附近(例如，在第二ILD 108附近)。在一些实施例中，气隙120的底部可以延伸到外延源极/漏极区域82中(如图21所示)，或者气隙120可以在外延源极/漏极的顶表面处或上方具有底部。气隙120可以相对于垂直轴成一定角度延伸，如图21所示，或者可以基本上沿垂直轴延伸。

[0065] 在一些情况下，通过在源极/漏极触点118与栅极堆叠92/94之间形成气隙120，可以减小源极/漏极触点118与栅极堆叠92/94之间的电容。相对于诸如氧化硅、氮化硅等的其他间隔件材料，由于空气的电介质常数(k值)较低，约为k＝1，因此可以以这种方式减小电容。通过使用气隙120减小电容，FinFET器件可以在更快的频率操作下具有更快的响应速度和改善的性能。

[0066] 转到图22，覆盖层122形成在第二ILD 108、源极/漏极触点118和气隙120之上。覆盖层122可以形成为在整个气隙120上延伸的掩盖层，使得气隙120被封闭。在一些实施例中，覆盖层122的一些材料可以部分地延伸到气隙120中(如图22所示)，但是在其他实施例中，气隙120保持没有覆盖层122的材料。以这种方式，气隙120没有被覆盖层122填充，而是被空气包围在与源极/漏极触点118相邻的封闭区域。在一些实施例中，覆盖层122随后用作蚀刻停止层以用于在源极/漏极触点118上形成导电特征136，如在下面图32A和32B中描述的。

[0067] 覆盖层122可以包括一个或多个材料层，例如氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅等、或其组合。覆盖层122可以通过PVD、CVD、ALD等沉积。在一些实施例中，覆盖层122可以形成为具有约6nm至约16nm之间的厚度，例如约11nm。在一些情况下，较厚的覆盖层122可以减小注入工艺124中第二ILD 108的垂直扩展量，如下图23所述。在一些情况下，可以通过控制覆盖层的厚度来控制注入的掺杂剂的注入深度，也如下图23中所述。

[0068] 在图23中，根据一些实施例，通过覆盖层122执行注入工艺124以利用掺杂剂注入第二ILD 108来密封气隙120。在一些实施例中，注入的掺杂剂使第二ILD 108的注入区域126相对于第二ILD 108的未注入区域体积增大。气隙120提供了相邻的注入区域126可以在其中扩展的体积。注入区域126中已经扩展到气隙120中的部分在本文中称为扩展区域130。
在一些实施例中，可以控制注入工艺124，使得扩展区域130完全在气隙120的整个宽度上延伸。从而密封气隙120。例如，可以控制注入工艺124的剂量、注入深度、掺杂剂种类、角度、注入能量或其他特性，以控制注入区域126的扩展，这将在下面更详细地描述。气隙120的上部区域可以由扩展区域130界定，和/或气隙120的下部区域可以由源极/漏极区域82界定。

[0069] 通过以这种方式形成扩展区域130以密封气隙120，可以防止随后沉积的材料进入气隙120。在某些情况下，随后沉积的材料进入气隙120可能导致工艺缺陷或设备故障。例如，覆盖层122可以随后被蚀刻并且导电材料被沉积以形成导电特征136(参见图32B)，并且扩展区域130防止导电材料沉积在气隙120内并且可能导致电短路。另外，在一些情况下，第二ILD 108的材料可以是具有比其他材料(例如可以用来密封气隙120的氮化硅)更低的k值的氧化硅。以这种方式，相对于使用另一种材料密封气隙120，使用第二ILD 108的材料密封气隙120可以减小电容。

[0070] 在一些实施例中，通过注入工艺124注入的掺杂剂种类包括Ge、Ar、Xe、Si等、或其组合。在一些实施例中，注入的掺杂剂是具有比硅更大的原子半径的原子种类。例如，当注入到包含硅的第二ILD 108中时，较大大小的注入掺杂剂可以导致第二ILD 108的注入区域126的体积增大，从而形成扩展区域130。在一些实施例中，注入工艺124包括以与垂直轴成约0度至约60度的角度注入掺杂剂。在某些情况下，取决于应用或设备几何形状，控制注入角度可能是有益的。例如，可以以一定角度执行注入工艺124以减少散布效应。在一些实施例中，掺杂剂的注入剂量可以在约1014原子/cm2至约1016原子/cm2之间。在一些实施例中，可以以等于或小于约1022cm-3(例如在约1019cm-3与约1022cm-3之间)的浓度注入掺杂剂。增加注入的剂量或增加注入区域126内的掺杂剂的浓度可以增加注入区域126的扩展。在一些实施例中，注入温度在约-100℃至约450℃的范围内。

[0071] 仍参考图23，注入深度D1指示从第二ILD 108的顶部开始测量的第二ILD 108内掺杂剂浓度最大处的深度。在一些实施例中，注入深度D1可以在约0nm和约20nm之间，例如约5nm。在一些情况下，注入深度D1约对应于具有最大扩展量的注入区域126的位置。因此，通过控制注入深度D1，可以控制扩展区域130的位置。已经观察到，第二ILD 108上方的注入深度D1可能导致气隙120的不完全密封。已经观察到，大于约10nm的注入深度D1可能导致更大的掺杂剂区域128，这将在下文中详细描述。在一些实施例中，可以通过注入工艺124的参数以及覆盖层122的厚度来确定注入深度D1。例如，通过增加注入能量，可以增加注入深度D1。
在一些实施例中，以约2keV至约30keV(例如约20keV)的注入能量来注入掺杂剂。作为另一示例，通过增加覆盖层122的厚度，掺杂剂必须在到达第二ILD 108之前穿过覆盖层122行进更长的距离，因此减小了注入深度D1。以这种方式，可以通过控制注入能量和/或覆盖层122的厚度来控制注入深度D1。

[0072] 转到图24，示出了根据一些实施例的示例掺杂剂浓度分布图200。分布图200示出了从覆盖层122的表面测量的注入的掺杂剂浓度的实验数据。曲线202A示出了由第一注入剂量产生的第一浓度曲线，曲线图202B示出了由大于第一注入剂量的第二注入剂量产生的第二浓度曲线。曲线202A和曲线202B都对应于具有大约相同的注入能量的注入。对应于第二注入剂量的曲线202B示出了第二ILD 108内比对应于第一注入剂量更大的掺杂剂浓度的曲线202A。如分布图200所示，注入掺杂剂的最大浓度在第二ILD 108中注入深度D1处。对于分布图200，注入深度D1为约5nm，尽管在其他情况下注入深度D1可以不同。因为曲线202A和曲线202B对应于具有大约相同的注入能量的注入，所以对于曲线202A和曲线202B注入深度D1大约相同。

[0073] 在一些实施例中，在执行注入工艺124之前，在第二ILD 108之上形成覆盖层122，以促进注入区域126的横向扩展并抑制注入区126的垂直扩展。例如，在第二ILD 108之上存在覆盖层122可以防止第二ILD 108在垂直方向上扩展。以这种方式，第二ILD 108的扩展可以被限制为向气隙120的横向扩展。通过在注入工艺124之前形成覆盖层122来促进ILD108的横向扩展，扩展区域130可以更均匀地形成并更完全地密封气隙120。另外，气隙120可以使用具有较小注入剂量的注入工艺124由扩展区域130密封，这可以减少注入损坏。

[0074] 在一些情况下，覆盖层122可以减小第二ILD 108的垂直扩展。例如，图25示出了具有上覆覆盖层122的第二ILD 108的测量厚度的实验数据300。数据300示出了在执行注入工艺124之前和在执行注入工艺124之后第二ILD的厚度。在“Ref”处指示的点表示在注入工艺124之前第二ILD 108的厚度，剩余点表示在注入工艺124之后第二ILD 108的厚度。如图25所示，上覆覆盖层122可以几乎不引起第二ILD 108的垂直扩展，或者没有引起第二ILD 108的垂直扩展，并且第二ILD 108的厚度可以保持基本均匀。以这种方式，在执行注入工艺124之后，覆盖层122的使用可以允许第二ILD 108和/或覆盖层122的更平坦的顶表面。更平坦的第二ILD 108或覆盖层122可以后续处理步骤的均匀性和对准性。在一些实施例中，较厚的覆盖层122可以比较薄的覆盖层122抑制更多的垂直扩展。在一些实施例中，较薄的覆盖层122(例如，小于约6nm)可以部分地抑制垂直扩展，使得垂直扩展小于没有覆盖层122的情况。下面参考图28和29描述其中不存在覆盖层122的实施例。

[0075] 在一些实施例中，可以控制注入工艺124以控制注入区域126的大小，并因此控制扩展区域130的大小。例如，图26示出了其中扩展区域130沿约等于第二ILD 108的厚度的气隙120长度L1延伸的实施例。在一些实施例中，在第二ILD 108的整个厚度上注入掺杂剂，并且暴露于气隙120的所有第二ILD 108作为扩展区域130而扩展到气隙120中。以这种方式，第二ILD 108的厚度可以确定扩展区域130的长度L1。在一些实施例中，扩展区域130的长度L1可以在第二ILD 108的厚度的约10％至约105％之间，这取决于ILD 108的厚度和注入条件。在一些实施例中，注入深度D1可以确定扩展区域130的长度L1，因为较大的注入深度D1可以形成具有较大L1的扩展区域130。通过控制扩展区域130的大小，也可以控制气隙120的垂直长度(例如，顶部和底部之间的距离)。在一些实施例中，气隙120的垂直长度可以在约12nm与约25nm之间，例如约16nm。

[0076] 图27A和27B示出了其中使用两步注入工艺124A-B来形成扩展区域130的实施例。参见上面的图23和26，在一些情况下，在注入工艺124期间注入的一些掺杂剂迁移通过气隙
120并进入气隙120的底部附近的掺杂剂区域128。在一些情况下，掺杂剂区域128可以位于鳍52的沟道区域58附近。在一些情况下，掺杂剂区域128内的掺杂剂可引起沟道电阻的增加或可引起其他不期望的效果(例如注入损坏)。图27A和27B所示的两步注入工艺124A-B可以减少迁移到气隙120中的掺杂剂的量，从而可以减少掺杂剂区域128的大小或掺杂剂浓度。
在一些情况下，两步注入工艺124A-B可以阻止掺杂剂形成掺杂剂区域128。在一些实施例中，两步注入工艺124A-B包括第一注入工艺124A和第二注入工艺124B，第一注入工艺124A包括相对小的注入能量或剂量，第二注入工艺124B包括相对较大的注入能量或剂量。在一些实施例中，第一注入工艺124A的注入角度、掺杂剂种类、温度或其他参数可以与第二注入工艺124B的注入角度、掺杂剂种类、温度或其他参数不同。

[0077] 转到图27A、类似于图23，在形成覆盖层122之后执行第一注入工艺124A。在一些实施例中，第一注入工艺124A使用相对较小的第一注入能量，因此第一注入深度D2相对较浅。例如，第一注入深度D2可以在约0nm(例如，在第二ILD 108的顶部处或附近)和约5nm之间，例如约1nm。如图27A所示，第一注入工艺124A形成密封气隙120的第一扩展区域130A。第一扩展区域130A阻止由第二注入工艺124B注入的掺杂剂迁移到气隙120中。由于较低的第一注入能量，很少的掺杂剂进入气隙120，因此掺杂剂区域128较小和/或掺杂剂浓度较小。例如，由第一注入工艺124A形成的掺杂剂区域128可以小于由以上在图23或图26中描述的注入工艺124形成的掺杂剂区域。

[0078] 转到图27B，在第一注入工艺124A之后执行第二注入工艺124B。在一些实施例中，第二注入工艺124B使用相对较大的第二注入能量，因此第二注入深度D3大于第一注入深度D2。例如，第二注入深度D3可以在约1nm与约10nm之间，例如约5nm。如图27B所示，第二注入工艺124B增加了第一扩展区域130A的大小，以形成进一步密封气隙120的第二扩展区域130B。第二扩展区域130B大于第一扩展区域130A、并比第一扩展区域130A更完全地密封气隙120。由于第一扩展区域130A的存在，阻止了由第二注入工艺124B注入的掺杂剂迁移到气隙120中。因此，阻止了来自第二注入工艺124B的掺杂剂到达掺杂剂区域128。在这种情况下，由总的两步注入工艺124A-B形成的掺杂剂区域128可以小于由以上在图23或图26中描述的注入工艺124形成的掺杂剂区域。以这种方式，通过使用如本文所述的两步注入工艺
124A-B可以减少或消除由于掺杂剂区域128而产生的不期望的效果。

[0079] 转到图28和29，示出了其中在形成覆盖层122之前执行注入工艺124的实施例。如图28所示，在不受覆盖层122提供的垂直扩展的约束的情况下，注入工艺124使第二ILD 108在水平方向和垂直方向上都扩展。除了形成扩展区域130的横向扩展之外，垂直扩展还导致第二ILD 108的厚度增加。在一些实施例中，第二ILD 108的厚度可以增加距离D4，距离D4在约0.5nm与约3nm之间。例如，图29示出了在不具有覆盖层122的情况下的第二ILD 108的测量厚度的实验数据400。数据400示出了在执行注入工艺124之前和在执行注入工艺124之后第二ILD的厚度。在“Ref”处指示的点示出了在注入工艺124之前第二ILD 108的厚度，剩余点示出了在使用两种不同的注入剂量的注入工艺124之后第二ILD 108的厚度。如图29所示，在没有覆盖层122的情况下，第二ILD 108的厚度由于垂直扩展而增加。数据400还示出了较高的注入剂量可以引起第二ILD108的较大的垂直扩展。

[0080] 图30A至32B是根据一些实施例的制造FinFET的附加阶段的截面图。图30A至32B示出了图14A和14B所示的结构的相同截面图。图30A和30B示出了形成扩展区域130之后的结构，例如在图26中描述的注入工艺124之后或者在执行图27A和27B中描述的两步注入工艺124A-B之后。

[0081] 在图31A和31B中，通过覆盖层122、第二ILD 108和硬掩模96形成栅极触点132。可以首先通过覆盖层122、第二ILD108和硬掩模96形成栅极触点132的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等、或其组合。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等、或其组合。可以执行诸如CMP的平坦化工艺以从覆盖层122的表面去除多余材料。剩余的衬里和导电材料形成开口中的栅极触点132。栅极触点132物理地和电气地耦合到栅极电极94。源极/漏极触点118和栅极触点132可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为以相同的截面形成，但是应当理解，源极/漏极触点118和栅极触点132中的每个可以形成为不同的截面，这可以避免触点的短路。

[0082] 在图32A和32B中，根据一些实施例，导电特征136被形成为接触源极/漏极触点118。导电特征136可以包括与源极/漏极触点118进行物理和电接触的一条或多条金属线和/或通孔。在一些实施例中，还可以形成一些导电特征136，其与栅极触点132接触(在图
32A和32B中未示出)。导电特征136可以是例如重新分布层。可以使用任何合适的技术来形成导电特征136。

[0083] 在一些实施例中，可以首先在覆盖层122之上形成电介质层134，并且在电介质层134内形成导电特征136。电介质层134可以由电介质材料(诸如低k的电介质材料)、聚合物(例如聚酰亚胺)、氧化硅、氮化硅、碳化硅、碳氮化硅、碳氧氮化硅等或其组合形成。可以使用诸如旋涂、CVD、PVD、ALD等的合适工艺来形成电介质层134。然后可以通过电介质层134和覆盖层122形成用于导电特征136(未示出)的开口以暴露源极/漏极触点118。可以使用可接受的光刻和蚀刻技术来形成开口。在一些情况下，使用扩展区域130密封气隙120可以防止在形成开口时气隙120暴露。例如，由于例如光刻未对准，开口可以形成为在气隙120之上延伸。以这种方式，阻止随后沉积的材料进入气隙120。

[0084] 在一些实施例中，可以使用单和/或双金属镶嵌工艺、通孔优先工艺或金属优先工艺来形成导电部件136的材料。在开口中形成诸如扩散阻挡层、粘附层等的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等，其可以使用诸如CVD、ALD等的沉积工艺形成。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等、或其组合。可以通过电化学电镀工艺、CVD、ALD、PVD等或其组合在开口中的扩散阻挡层之上形成导电材料。衬里的材料和/或导电材料料被扩展区域130阻止进入气隙120。可以执行诸如CMP的平坦化工艺以从电介质层134的表面去除多余的材料。剩余的衬里和导电材料形成导电特征136。在其他实施例中，可以使用其他技术形成导电特征136。

[0085] 图33A和33B示出了用于其中在形成覆盖层124之前执行注入工艺124的实施例的导电部件136的形成。图33A-B所示的实施例类似于先前针对图28和29描述的实施例。如图33A-B所示，在不受覆盖层122提供的垂直扩展的约束的情况下，注入工艺124使第二ILD 
108的厚度增加。第二ILD 108的平面度也可以被减小。导电部件136被形成为接触源极/漏极触点118，并且可以类似于以上针对图32A-B描述的导电特征。

[0086] 实施例可以实现优点。通过在FinFET器件的源极/漏极触点和栅极堆叠之间形成气隙，可以减小源极/漏极触点和栅极堆叠之间的电容。减小该电容可以提高FinFET器件的速度或高频操作。另外，通过利用掺杂剂注入层间电介质层(ILD)来密封气隙的顶部。注入的掺杂剂使ILD扩展并延伸穿过气隙，从而密封气隙。通过密封气隙，可以阻止不需要的材料进入气隙并降低器件性能或导致工艺缺陷。在一些情况下，使用两个单独的注入步骤可以减少FinFET器件沟道区域附近注入的掺杂剂量。另外，通过在注入掺杂剂之前形成覆盖层，可以抑制ILD的垂直扩展，从而导致更均匀的顶表面。

[0087] 在一些实施例中，一种器件包括：从半导体衬底延伸的鳍；鳍之上的栅极堆叠；栅极堆叠的侧壁上的第一间隔件；鳍中与第一间隔件相邻的源极/漏极区域；在栅极堆叠、第一间隔件和源极/漏极区域之上延伸的层间电介质层(ILD)，ILD具有第一部分和第二部分，其中，ILD的第二部分比ILD的第一部分更靠近栅极堆叠；延伸通过ILD并接触源极/漏极区域的接触插塞；在接触插塞的侧壁上房的第二间隔件；以及第一间隔件和第二间隔件之间的气隙，其中，ILD的第一部分延伸穿过气隙并与第二间隔件物理接触，其中，ILD的第一部分密封气隙。在实施例中，ILD具有第一厚度，并且其中ILD的第一部分具有第二厚度，该第二厚度在第一厚度的10％至105％之间。在实施例中，该器件包括在栅极堆叠上和第一间隔件上的蚀刻停止层，其中蚀刻停止层的一部分暴露于气隙。在实施例中，其中ILD的第一部分具有第一浓度的掺杂剂，并且其中ILD的第二部分具有第二浓度的掺杂剂，第二浓度小于第一浓度。在实施例中，掺杂剂包括Ge、Ar、Si或Xe。在一个实施例中，第二间隔件比气隙更靠近半导体衬底延伸。在实施例中，接触插塞比气隙更靠近半导体衬底延伸。在实施例中，第二间隔件包括氮化硅。在实施例中，器件包括在ILD上的覆盖层。在实施例中，ILD的第一部分上的覆盖层的第一区域比ILD的第二部分上的覆盖层的第二区域更靠近半导体衬底延伸。

[0088] 在一些实施例中，半导体器件包括：从衬底突出的鳍；鳍的沟道区之上的栅极结构；鳍中与沟道区域相邻的外延区域；栅极结构之上的第一电介质层，第一电介质层包括掺杂有第一掺杂剂的第一区域；延伸通过第一电介质层并接触外延区域的接触插塞；在第一电介质层之上的第二电介质层；以及在接触插塞与栅极结构之间的气隙，其中，气隙的上部区域由第一区域界定，并且其中，气隙通过第一区域与第二电介质层分离。在实施例中，气隙的下部区域由外延区域界定。在实施例中，外延区域中与气隙相邻的区域被第一掺杂剂掺杂。在实施例中，第一区域内第一掺杂剂的最大浓度在第一电介质层的顶表面下方1nm至19 -3 22 -3
5nm之间。在实施例中，第一区域的第一掺杂剂的浓度在10 cm 和10 cm 之间。在实施例中，第二电介质层的一部分突出到第一区域中。

[0089] 在一些实施例中，一种方法包括：在半导体鳍之上形成栅极堆叠；在半导体鳍中形成与栅堆叠相邻的外延源极/漏极区域；在栅极堆叠之上和外延源极/漏极区域之上沉积第一电介质层；在第一电介质层中形成开口以暴露外延源极/漏极区域；在开口内沉积牺牲材料；在开口内的牺牲材料之上沉积导电材料；去除牺牲材料以形成凹槽；利用掺杂剂注入第一电介质层，其中在注入第一电介质层之后，凹槽被第一电介质层覆盖。在实施例中，牺牲材料是硅。在实施例中，该方法包括在开口内的牺牲材料上沉积第二电介质层。在实施例中，该方法包括在注入第一电介质层之前在第一电介质层之上沉积第三电介质层。

[0090] 前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在这里进行各种改变、替换和更改。

[0091] 示例1.一种半导体器件，包括：鳍，从半导体衬底延伸；栅极堆叠，在所述鳍之上；第一间隔件，在所述栅极堆叠的侧壁上；源极/漏极区域，在所述鳍中与所述第一间隔件相邻；层间电介质层(ILD)，在所述栅极堆叠、所述第一间隔件和所述源极/漏极区域之上延伸，所述ILD包括第一部分和第二部分，其中，所述ILD的所述第二部分比所述ILD的所述第一部分更靠近所述栅极堆叠；接触插塞，延伸穿过所述ILD并接触所述源极/漏极区域；第二间隔件，在所述接触插塞的侧壁上；以及气隙，在所述第一间隔件和所述第二间隔件之间，其中，所述ILD的所述第一部分延伸穿过所述气隙并物理接触所述第二间隔件，其中，所述ILD的所述第一部分密封所述气隙。

[0092] 示例2.根据示例1所述的器件，其中，所述ILD具有第一厚度，并且其中，所述ILD的所述第一部分具有在所述第一厚度的10％至105％之间的第二厚度。

[0093] 示例3.根据示例1所述的器件，还包括在所述栅极堆叠上和所述第一间隔件上的蚀刻停止层，其中，所述蚀刻停止层的一部分暴露于所述气隙。

[0094] 示例4.根据示例1所述的器件，其中，所述ILD的所述第一部分具有第一浓度的掺杂剂，并且其中，所述ILD的所述第二部分具有第二浓度的掺杂剂，所述第二浓度小于所述第一浓度。

[0095] 示例5.根据示例4所述的器件，其中，所述掺杂剂包括Ge、Ar、Si或Xe。

[0096] 示例6.根据示例1所述的器件，其中，所述第二间隔件比所述气隙更靠近所述半导体衬底延伸。

[0097] 示例7.根据示例1所述的器件，其中，所述接触插塞比所述气隙更靠近所述半导体衬底延伸。

[0098] 示例8.根据示例1所述的器件，其中，所述第二间隔件包括氮化硅。

[0099] 示例9.根据示例1所述的器件，还包括在所述ILD上的覆盖层。

[0100] 示例10.根据示例9所述的器件，其中，在所述ILD的所述第一部分上的所述覆盖层的第一区域比在所述ILD的所述第二部分上的所述覆盖层的第二区域更靠近所述半导体衬底延伸。

[0101] 示例11.一种半导体器件，包括：鳍，从衬底突出；栅极结构，在所述鳍的沟道区域之上；外延区域，在所述鳍中与所述沟道区域相邻；第一电介质层，在所述栅极结构之上，所述第一电介质层包括掺杂有第一掺杂剂的第一区域；接触插塞，延伸穿过所述第一电介质层并接触所述外延区域；第二电介质层，在所述第一电介质层之上；以及气隙，在所述接触插塞与所述栅极结构之间，其中，所述气隙的上部区域由所述第一区域界定，并且其中，所述气隙通过所述第一区域与所述第二电介质层分离。

[0102] 示例12.根据示例11所述的半导体器件，其中，所述气隙的下部区域由所述外延区域界定。

[0103] 示例13.根据示例11所述的半导体器件，其中，所述外延区域的与所述气隙相邻的区域中掺杂有所述第一掺杂剂。

[0104] 示例14.根据示例11所述的半导体器件，其中，在所述第一区域内的所述第一掺杂剂的最大浓度在所述第一电介质层的顶表面下方1nm至5nm之间。

[0105] 示例15.根据示例11所述的半导体器件，其中，所述第一区域包括在1019cm-3与1022cm-3之间的所述第一掺杂剂的浓度。

[0106] 示例16.根据示例11所述的半导体器件，其中，所述第二电介质层的一部分突出到所述第一区域中。

[0107] 示例17.一种用于制造半导体器件的方法，包括：在半导体鳍之上形成栅极堆叠；在与所述栅极堆叠相邻的所述半导体鳍中形成外延源极/漏极区域；在所述栅极堆叠之上和所述外延源极/漏极区域之上沉积第一电介质层；在所述第一电介质层中形成开口以暴露所述外延源极/漏极区域；在所述开口内沉积牺牲材料；在所述开口内的所述牺牲材料之上沉积导电材料；去除所述牺牲材料以形成凹槽；以及用掺杂剂注入所述第一电介质层，其中，在注入所述第一电介质层之后，凹槽被所述第一电介质层覆盖。

[0108] 示例18.根据示例17所述的方法，其中，所述牺牲材料是硅。

[0109] 示例19.根据示例17所述的方法，还包括：在所述开口内的所述牺牲材料上沉积第二电介质层。

[0110] 示例20.根据示例17所述的方法，还包括：在注入所述第一电介质层之前在所述第一电介质层之上沉积第三电介质层。