半导体装置及其制造方法

摘要

本公开提供一种半导体装置及其制造方法。该半导体装置包括一基底、多个电容结构、一第一半导体元件和一第二半导体元件。该基底包括一阵列区域和一外围区域，该外围区域环绕该阵列区域。该多个电容结构设置于该阵列区域的上方。该第一半导体元件设置于该外围区域的上方，且该第一半导体元件具有一第一阈值电压。该第二半导体元件于该外围区域的上方，且该第二半导体元件具有一第二阈值电压。其中，该第一半导体元件的第一阈值电压不同于该第二半导体元件的第二阈值电压。

权利要求

1.一种半导体装置，包括：

一基底，其包括一阵列区域和一外围区域，该外围区域环绕该阵列区域；

多个电容结构设置于该阵列区域的上方；

一第一半导体元件设置于该外围区域的上方，且该第一半导体元件具有一第一阈值电压；及

一第二半导体元件设置于该外围区域的上方，且该第二半导体元件具有一第二阈值电压；

其中，该第一半导体元件的第一阈值电压不同于该第二半导体元件的第二阈值电压。

2.如权利要求1所述的半导体装置，其中该第一半导体元件包括一第一绝缘层和一第一底部导电层，该第一底部导电层设置于该第一绝缘层的上方；该第二半导体元件包括一第二绝缘层和一第二底部导电层，该第二底部导电层设置于该第二绝缘层的上方；该第一绝缘层的厚度为0.1纳米至2.0纳米；该第二绝缘层的厚度为0.1纳米至2.0纳米。

3.如权利要求2所述的半导体装置，其中该第一底部导电层的厚度为1.0纳米至3.0纳米；该第二底部导电层的厚度为1.0纳米至3.0纳米。

4.如权利要求3所述的半导体装置，其中该第一半导体元件还包括一第一偶极层，该第一偶极层设置于该第一绝缘层和该第一底部导电层之间；该第二半导体元件还包括一第二偶极层，该第二偶极层设置于该第二绝缘层和该第二底部导电层之间；该第一偶极层的厚度为0.1纳米至1.0纳米；该第二偶极层的厚度为0.1纳米至1.0纳米。

5.如权利要求4所述的半导体装置，其中该第一半导体元件还包括多个第一间隙壁，该多个第一间隙壁覆盖该第一绝缘层的侧壁、该第一底部导电层的侧壁和该第一偶极层的侧壁，该多个第一间隙壁由一导电材料所形成，该导电材料的介电常数等于4.0或大于4.0。

6.如权利要求1所述的半导体装置，其中该多个电容结构包括多个电容底部电极、一电容绝缘层和一电容顶部电极，该多个电容底部电极内凹设置于该阵列区域的上方，该电容绝缘层设置于该多个电容底部电极上，该电容顶部电极设置于该电容绝缘层上。

7.如权利要求5所述的半导体装置，还包括一隔离层设置于该基底中，其中该隔离层由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。

8.如权利要求5所述的半导体装置，还包括多个位元线设置于该基底的阵列区域中。

9.如权利要求8所述的半导体装置，其中该多个位元线包括多个位元线接触插塞、多个位元线底部电极、多个位元线顶部电极、多个位元线掩膜层和多个位元线间隙壁，该多个位元线接触插塞设置于该基底的阵列区域的上部部分，该多个位元线底部电极设置于该多个位元线接触插塞的上方，该多个位元线顶部电极设置于该多个位元线底部电极的上方，该多个位元线掩膜层设置于该多个位元线顶部电极的上方，该多个位元线间隙壁覆盖该多个位元线接触插塞的侧壁、该多个位元线底部电极的侧壁、该多个位元线顶部电极的侧壁及该多个位元线掩膜层的侧壁。

10.如权利要求5所述的半导体装置，还包括多个字元线绝缘层、多个字元线障壁层、多个字元线电极和多个字元线覆盖层，该多个字元线绝缘层内凹设置于该基底的阵列区域中，该多个字元线障壁层设置于该多个字元线绝缘层上，该多个字元线电极设置于该多个字元线障壁层上，该多个字元线覆盖层设置于该多个字元线障壁层及该多个字元线电极上。

11.一种半导体装置的制造方法，包括：

提供一基底，该基底包括一阵列区域和一外围区域，该外围区域环绕该阵列区域；

形成一第一半导体元件于该外围区域的上方，该第一半导体元件具有一第一阈值电压，以及形成一第二半导体元件于该外围区域的上方，该第二半导体元件具有一第二阈值电压；及形成多个电容结构于该阵列区域的上方；

其中，该第一半导体元件的第一阈值电压不同于该第二半导体元件的第二阈值电压。

12.如权利要求11所述的半导体装置的制造方法，其中该第一半导体元件包括一第一绝缘层和一第一底部导电层，该第一底部导电层设置于该第一绝缘层的上方；该第二半导体元件包括一第二绝缘层和一第二底部导电层，该第二底部导电层设置于该第二绝缘层的上方；该第一绝缘层的厚度为0.1纳米至2.0纳米；该第二绝缘层的厚度为0.1纳米至2.0纳米。

13.如权利要求12所述的半导体装置的制造方法，其中该第一底部导电层的厚度为1.0纳米至3.0纳米；该第二底部导电层的厚度为1.0纳米至3.0纳米。

14.如权利要求13所述的半导体装置的制造方法，其中该第一半导体元件还包括一第一偶极层，该第一偶极层设置于该第一绝缘层和该第一底部导电层之间；该第二半导体元件还包括一第二偶极层，该第二偶极层设置于该第二绝缘层和该第二底部导电层之间；该第一偶极层的厚度为0.1纳米至1.0纳米；该第二偶极层的厚度为0.1纳米至1.0纳米。

15.如权利要求14所述的半导体装置的制造方法，还包括一退火工艺，该退火工艺的温度介于200摄氏度和800摄氏度之间。

16.如权利要求15所述的半导体装置的制造方法，其中该多个电容结构包括多个电容底部电极、一电容绝缘层和一电容顶部电极，该多个电容底部电极内凹设置于该阵列区域的上方，该电容绝缘层设置于该多个电容底部电极上，该电容顶部电极设置于该电容绝缘层上。

17.如权利要求15所述的半导体装置的制造方法，还包括形成一隔离层于该基底中，其中该隔离层由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。

18.如权利要求15所述的半导体装置的制造方法，还包括形成多个位元线于该基底的阵列区域中。

19.如权利要求18所述的半导体装置的制造方法，其中该多个位元线包括多个位元线接触插塞、多个位元线底部电极、多个位元线顶部电极、多个位元线掩膜层和多个位元线间隙壁，该多个位元线接触插塞设置于该基底的阵列区域的上部部分，该多个位元线底部电极设置于该多个位元线接触插塞的上方，该多个位元线顶部电极设置于该多个位元线底部电极的上方，该多个位元线掩膜层设置于该多个位元线顶部电极的上方，该多个位元线间隙壁覆盖该多个位元线接触插塞的侧壁、该多个位元线底部电极的侧壁、该多个位元线顶部电极的侧壁及该多个位元线掩膜层的侧壁。

20.如权利要求15所述的半导体装置的制造方法，还包括形成多个字元线绝缘层、多个字元线障壁层、多个字元线电极及多个字元线覆盖层，该多个字元线绝缘层内凹地形成于该基底的阵列区域中，该多个字元线障壁层形成于该多个字元线绝缘层上，该多个字元线电极形成于该多个字元线障壁层上，该多个字元线覆盖层形成于该多个字元线障壁层及该多个字元线电极上。

说明书

半导体装置及其制造方法

技术领域

[0001] 本申请主张2019年08月27日申请的申请号为16/552,260的美国正式申请案的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

[0002] 本公开关于一种半导体装置及其制造方法。更具体地，一种具有多种阈值电压的半导体装置及其制造方法。

背景技术

[0003] 半导体装置被用于各种电子设备的应用当中，例如个人电脑、手机、数码相机和其他电子设备。此外，对于更专业的半导体装置制造的需求亦在增加。

[0004] 上文的“背景技术”说明仅提供背景技术，并未承认上文的“背景技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“背景技术”的任何说明均不应作为本申请的任一部分。

发明内容

[0005] 本公开的一实施例提供一种半导体装置，其包括一基底、多个电容结构、一第一半导体元件和一第二半导体元件。该基底包括一阵列区域和一外围区域，该外围区域环绕该阵列区域。该多个电容结构设置于该阵列区域的上方。该第一半导体元件设置于该外围区域的上方，且该第一半导体元件具有一第一阈值电压。该第二半导体元件于该外围区域的上方，且该第二半导体元件具有一第二阈值电压，该第一半导体元件的第一阈值电压不同于该第二半导体元件的第二阈值电压。

[0006] 在本公开的一些实施例中，该第一半导体元件包括一第一绝缘层和一第一底部导电层，该第一底部导电层设置于该第一绝缘层的上方；该第二半导体元件包括一第二绝缘层和一第二底部导电层，该第二底部导电层设置于该第二绝缘层的上方；该第一绝缘层的厚度为0.1纳米至2.0纳米；该第二绝缘层的厚度为0.1纳米至2.0纳米。

[0007] 在本公开的一些实施例中，该第一底部导电层的厚度为1.0纳米至3.0纳米；该第二底部导电层的厚度为1.0纳米至3.0纳米。

[0008] 在本公开的一些实施例中，该第一半导体元件还包括一第一偶极层，该第一偶极层设置于该第一绝缘层和该第一底部导电层之间；该第二半导体元件还包括一第二偶极层，该第二偶极层设置于该第二绝缘层和该第二底部导电层之间；该第一偶极层的厚度为0.1纳米至1.0纳米；该第二偶极层的厚度为0.1纳米至1.0纳米。

[0009] 在本公开的一些实施例中，该第一半导体元件还包括多个第一间隙壁，该多个第一间隙壁覆盖该第一绝缘层的侧壁、该第一底部导电层的侧壁和该第一偶极层的侧壁，该多个第一间隙壁由一导电材料所形成，该导电材料的介电常数等于4.0或大于4.0。

[0010] 在本公开的一些实施例中，该多个电容结构包括多个电容底部电极、一电容绝缘层、一电容顶部电极，该多个电容底部电极内凹设置于该阵列区域的上方，该电容绝缘层设置于该多个电容底部电极上，该电容顶部电极设置于该电容绝缘层上。

[0011] 在本公开的一些实施例中，该半导体装置还包括一隔离层设置于该基底中，其中该隔离层由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。

[0012] 在本公开的一些实施例中，该半导体装置还包括多个位元线设置于该基底的阵列区域中。

[0013] 在本公开的一些实施例中，该多个位元线包括多个位元线接触插塞、多个位元线底部电极、多个位元线顶部电极、多个位元线掩膜层和多个位元线间隙壁，该多个位元线接触插塞设置于该基底的阵列区域的上部部分，该多个位元线底部电极设置于该多个位元线接触插塞的上方，该多个位元线顶部电极设置于该多个位元线底部电极的上方，该多个位元线掩膜层设置于该多个位元线顶部电极的上方，该多个位元线间隙壁覆盖该多个位元线接触插塞的侧壁、该多个位元线底部电极的侧壁、该多个位元线顶部电极的侧壁及该多个位元线掩膜层的侧壁。

[0014] 在本公开的一些实施例中，该半导体装置还包括多个字元线绝缘层、多个字元线障壁层、多个字元线电极和多个字元线覆盖层，该多个字元线绝缘层内凹设置于该基底的阵列区域中，该多个字元线障壁层设置于该多个字元线绝缘层上，该多个字元线电极设置于该多个字元线障壁层上，该多个字元线覆盖层设置于该多个字元线障壁层及该多个字元线电极上。

[0015] 本公开另提供一种半导体装置的制造方法，其包括提供一基底，该基底包括一阵列区域和一外围区域，该外围区域环绕该阵列区域；形成一第一半导体元件于该外围区域的上方，该第一半导体元件具有一第一阈值电压，以及形成一第二半导体元件于该外围区域的上方，该第二半导体元件具有一第二阈值电压；及形成多个电容结构于该阵列区域的上方。该第一半导体元件的第一阈值电压不同于该第二半导体元件的第二阈值电压。

[0016] 在本公开的一些实施例中，该第一半导体元件包括一第一绝缘层和一第一底部导电层，该第一底部导电层形成于该第一绝缘层的上方；该第二半导体元件包括一第二绝缘层和一第二底部导电层，该第二底部导电层形成于该第二绝缘层的上方；该第一绝缘层的厚度为0.1纳米至2.0纳米；该第二绝缘层的厚度为0.1纳米至2.0纳米。

[0017] 在本公开的一些实施例中，该第一底部导电层的厚度为1.0纳米至3.0纳米；该第二底部导电层的厚度为1.0纳米至3.0纳米。

[0018] 在本公开的一些实施例中，该第一半导体元件还包括一第一偶极层，该第一偶极层设置于该第一绝缘层和该第一底部导电层之间；该第二半导体元件还包括一第二偶极层，该第二偶极层设置于该第二绝缘层和该第二底部导电层之间；该第一偶极层的厚度为0.1纳米至1.0纳米；该第二偶极层的厚度为0.1纳米至1.0纳米。

[0019] 在本公开的一些实施例中，该半导体装置的制造方法还包括一退火工艺，该退火工艺的温度介于200摄氏度和800摄氏度之间。

[0020] 在本公开的一些实施例中，该多个电容结构包括多个电容底部电极、一电容绝缘层、一电容顶部电极，该多个电容底部电极内凹设置于该阵列区域的上方，该电容绝缘层设置于该多个电容底部电极上，该电容顶部电极设置于该电容绝缘层上。

[0021] 在本公开的一些实施例中，该半导体装置还包括形成一隔离层于该基底中，其中该隔离层由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。

[0022] 在本公开的一些实施例中，该半导体装置还包括形成多个位元线于该基底的阵列区域中。

[0023] 在本公开的一些实施例中，该多个位元线包括多个位元线接触插塞、多个位元线底部电极、多个位元线顶部电极、多个位元线掩膜层和多个位元线间隙壁，该多个位元线接触插塞设置于该基底的阵列区域的上部部分，该多个位元线底部电极设置于该多个位元线接触插塞的上方，该多个位元线顶部电极设置于该多个位元线底部电极的上方，该多个位元线掩膜层设置于该多个位元线顶部电极的上方，该多个位元线间隙壁覆盖该多个位元线接触插塞的侧壁、该多个位元线底部电极的侧壁、该多个位元线顶部电极的侧壁及该多个位元线掩膜层的侧壁。

[0024] 在本公开的一些实施例中，该半导体装置还包括形成多个字元线绝缘层、多个字元线障壁层、多个字元线电极和多个字元线覆盖层，该多个字元线绝缘层内凹形成于该基底的阵列区域中，该多个字元线障壁层形成于该多个字元线绝缘层上，该多个字元线电极形成于该多个字元线障壁层上，该多个字元线覆盖层形成于该多个字元线障壁层及该多个字元线电极上。

[0025] 由于本公开的半导体装置的设计，本公开的半导体装置多种的阈值电压将能扩展本公开的半导体装置的应用性。

[0026] 上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本公开详细描述得以获得较佳了解。构成本公开的申请专利范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。

附图说明

[0027] 参阅实施方式并结合考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。

[0028] 图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。

[0029] 图2和图3为示意图，以剖面图例示图1中的半导体装置的部分。

[0030] 图4为示意图，以剖面图例示本公开于另一实施例中的半导体装置。

[0031] 图5为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法。

[0032] 图6至图38为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。

[0033] 附图标记说明：

[0034] 101:基底

[0035] 103:阵列区域

[0036] 105:外围区域

[0037] 107:隔离层

[0038] 109:阵列掺杂区域

[0039] 111:字元线

[0040] 113:字元线沟渠

[0041] 115:字元线绝缘层

[0042] 117:字元线障壁层

[0043] 119:字元线电极

[0044] 121:字元线覆盖层

[0045] 123:位元线

[0046] 127:位元线接触插塞

[0047] 129:位元线底部电极

[0048] 131:位元线顶部电极

[0049] 133:位元线掩膜层

[0050] 135:位元线间隙壁

[0051] 137:电容结构

[0052] 139:电容沟渠

[0053] 141:电容底部电极

[0054] 143:电容绝缘层

[0055] 145:电容顶部电极

[0056] 201:第一半导体元件

[0057] 203:第一介面层

[0058] 205:第一绝缘层

[0059] 207:第一底部导电层

[0060] 209:第一顶部导电层

[0061] 211:第一覆盖层

[0062] 213:第一轻掺杂区域

[0063] 215:第一间隙壁

[0064] 217:第一掺杂区域

[0065] 219:第一偶极层

[0066] 301:第二半导体元件

[0067] 303:第二介面层

[0068] 305:第二绝缘层

[0069] 307:第二底部导电层

[0070] 309:第二顶部导电层

[0071] 311:第二覆盖层

[0072] 313:第二轻掺杂区域

[0073] 315:第二间隙壁

[0074] 317:第二掺杂区域

[0075] 319:第二偶极层

[0076] 401:第三半导体元件

[0077] 403:第三介面层

[0078] 405:第三绝缘层

[0079] 407:第三底部导电层

[0080] 409:第三顶部导电层

[0081] 411:第三覆盖层

[0082] 413:第三轻掺杂区域

[0083] 415:第三间隙壁

[0084] 417:第三掺杂区域

[0085] 419:第三偶极层

[0086] 501:第一绝缘膜

[0087] 503:第二绝缘膜

[0088] 505:第三绝缘膜

[0089] 507:第四绝缘膜

[0090] 509:第五绝缘膜

[0091] 511:第六绝缘膜

[0092] 513:第七绝缘膜

[0093] 515:第一导电插塞

[0094] 517:接合焊盘

[0095] 519:第二导电插塞

[0096] 521:第三导电插塞

[0097] 523:第一导电层

[0098] 525:第四导电插塞

[0099] 527:第二导电层

[0100] 601:第一有源区域

[0101] 603:第二有源区域

[0102] 605:第三有源区域

[0103] 607:第四有源区域

[0104] 611:位元线底部电极层

[0105] 613:位元线顶部电极层

[0106] 615:位元线掩膜层

[0107] 617:第二导电插塞开口

[0108] 619:第三导电插塞开口

[0109] 621:导电膜

[0110] 623:第二导电层沟渠

[0111] 625:第四导电插塞开口

[0112] 627:焊接单元开口

[0113] 701:第一掩膜层

[0114] 703:第二掩膜层

[0115] 705:第三掩膜层

[0116] 801:焊接单元

具体实施方式

[0117] 本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

[0118] “一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

[0119] 为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由申请专利范围定义。

[0120] 在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。更具体地，本公开的实施例中的半导体装置为动态随机存取存储器。

[0121] 参照图1至图3，该半导体装置包括一基底101、一隔离层107、多个阵列掺杂区域109、多个字元线111、多个位元线123、多个电容结构137、多个半导体元件、多个绝缘膜、多个导电内连接(interconnections)和一焊接单元801。

[0122] 参照图1至图3，该基底101包括一阵列区域103和一外围区域105。该外围区域105围绕该阵列区域103。该基底101由例如硅(silicon)、锗(germanium)、硅锗(silicon germanium)、硅碳(silicon carbon)、硅锗碳(silicon germanium carbon)、镓(gallium)、砷化镓(gallium arsenic)、砷化铟(indium arsenic)、磷化铟(indium phosphorus)和所有其他IV-IV族、III-V族或II-VI族半导体材料等所形成。

[0123] 参照图1至图3，该隔离层107设置于该基底101中，并限定出多个有源区域于该基底101中。该多个有源区域包括多个第一有源区域601、一第二有源区域603、一第三有源区域605和一第四有源区域607。该多个第一有源区域601设置于该基底101的该阵列区域103中，且各第一有源区域601彼此间被该隔离层107所区隔开。该第二有源区域603、该第三有源区域605和该第四有源区域607设置于该外围区域105，且该第二有源区域603、该第三有源区域605和该第四有源区域607彼此间被该隔离层107所区隔开。该隔离层107由一绝缘材料所形成。该绝缘材料例如氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)或掺杂氟的硅酸盐(fluoride-doped silicate)。在本公开中，氮氧化硅指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。

[0124] 参照图1至图3，该多个阵列掺杂区域109设置于该第一有源区域601的上部部分。该多个阵列掺杂区域109以一掺质(dopant)掺杂，该掺质为磷(phosphorus)、砷(arsenic)或锑(antimony)。

[0125] 参照图1至图3，该多个字元线111设置于该第一有源区域601的上部部分。该多个字元线111和一装置电连接，该装置为一电源(power source)，该电源可以产生流经该多个字元线111的电流。该多个字元线111包括多个字元线绝缘层115、多个字元线障壁层117、多个字元线电极119和多个字元线覆盖层121。在所示的实施例中，各第一有源区域601中设置有两个字元线111。

[0126] 参照图1至图3，该多个字元线绝缘层115内凹地设置于该第一有源区域601的上部部分。该多个字元线绝缘层115由一绝缘材料所形成，且该绝缘材料的介电常数等于4.0或大于4.0，(若未另外说明，本公开的说明书中所提及的介电常数皆相对于真空而言)。该绝缘材料为氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧化钛(titanium oxide)、氧化镧(lanthanum oxide)、钛酸锶(strontium titanate)、铝酸镧(lanthanum aluminate,)、氧化钇(yttrium oxide)、三氧化镓(III)(gallium(III)trioxide)、氧化镓钆(gadolinium gallium oxide)、钛酸锆铅(lead zirconium titanate)、钛酸锶钡(barium strontium titanate)或其混合物。该多个字元线绝缘层115的厚度约0.5纳米和约10纳米之间。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。该多个字元线绝缘层115的底部是平坦的。该多个字元线绝缘层115的底部略低于该多个阵列掺杂区域109的底部约0.1纳米至约50纳米。

[0127] 参照图1至图3，该多个字元线障壁层117分别对应地设置于该多个字元线绝缘层115之上。该多个字元线障壁层117由钛、氮化钛(titanium  nitride)、钛硅氮化物(titanium silicon nitride)、钽(tantalum)、氮化钽(tantalum nitride)、氮化钽硅(tantalum silicon nitride)或其组合。该多个字元线障壁层117的厚度约30埃和约200埃之间。该多个字元线障壁层117将提升该多个字元线绝缘层115和该多个字元线电极119间的粘合(adhesion)。

[0128] 参照图1和图2，该多个字元线电极119分别对应地设置于该多个字元线障壁层117之上。该多个字元线电极119由一导电材料所形成，该导电材料为多晶硅(polysilicon)、硅锗、金属、金属合金、金属硅化物(metal silicide)、金属氮化物(metal nitride)、金属碳化物(metal carbide)或包括前述材料的组合的多层结构(multilayers)。当各字元线电极119为多层结构时，层与层之间可设置扩散障壁层(图中未示出)，扩散障壁层为氮化钛或氮化钽。金属为铝、铜、钨或钴。金属硅化物为镍硅化物(nickel silicide)、铂硅化物(platinum  silicide)、钛硅化物(titanium  silicide)、钼硅化物(molybdenum silicide)、钴硅化物(cobalt silicide)、钽硅化物(tantalum silicide)、钨硅化物(tungsten silicide)或其类似物。该多个字元线电极119的厚度约50纳米至约500纳米。

[0129] 参照图1至图3，该多个字元线覆盖层121分别对应地设置于该多个字元线电极119和该多个字元线障壁层117之上。该多个字元线覆盖层121的顶面和该基底101的顶面等高。该多个字元线覆盖层121的侧壁直接和该多个字元线绝缘层115的内表面的上部部分相接触。或者，在另一实施例中所示，该多个字元线障壁层117设置相邻于该基底101的顶面，而该多个字元线覆盖层121的侧壁直接和该多个字元线障壁层117的内表面的上部部分相接触。该多个字元线覆盖层121由一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0。

[0130] 参照图1至图3，该多个位元线123设置于该第一有源区域601的上部部分。在所示的实施例中，各位元线123设置于相邻的字元线111之间。该多个位元线123通过和电流感测放大器(current sense amplifier)电连接，以和电源(power)或电压来源(voltage source)电连接。该多个位元线123包括多个位元线接触插塞127、多个位元线底部电极129、多个位元线顶部电极131、多个位元线掩膜层133和多个位元线间隙壁135。

[0131] 参照图1至图3，该多个位元线接触插塞127设置于该第一有源区域601的上部部分，且各位元线接触插塞127设置于相邻的字元线111之间。该多个位元线接触插塞127的侧壁和该基底101彼此间隔开。该多个位元线接触插塞127的顶面和该基底101的顶面等高。该多个位元线接触插塞127分别对应地和设置于相邻的字元线111之间的阵列掺杂区域109电连接。该多个位元线接触插塞127由一导电材料所形成，该导电材料为经掺杂多晶硅(doped polysilicon)、金属、金属氮化物或金属硅化物。

[0132] 参照图1至图3，该多个位元线底部电极129分别对应地设置于该多个位元线接触插塞127之上。该多个位元线底部电极129由如经掺杂多晶硅所形成。该多个位元线底部电极129分别对应地和该多个位元线接触插塞127电连接。该多个位元线顶部电极131分别对应地设置于该多个位元线底部电极129之上。该多个位元线顶部电极131由如钨、铝、铜、镍或钴等的导电材料所形成。该多个位元线顶部电极131分别对应地和该多个位元线底部电极129电连接。

[0133] 参照图1至图3，该多个位元线掩膜层133分别对应地设置于该多个位元线顶部电极131上。该多个位元线掩膜层133由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。该多个位元线间隙壁135分别覆盖于该多个位元线掩膜层133的侧壁、该多个位元线顶部电极131的侧壁、该多个位元线底部电极129的侧壁和该多个位元线接触插塞127的侧壁。该多个位元线间隙壁135的侧壁中和该多个位元线接触插塞127的侧壁相对的侧壁直接和该基底
101接触。该多个位元线间隙壁135由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。

[0134] 参照图1至图3，该多个半导体元件设置于该基底101的该外围区域105的上方。更具体地，该多个半导体元件分别对应地设置于该第二有源区域603、该第三有源区域605和该第四有源区域607上，而该第二有源区域603、该第三有源区域605和该第四有源区域607位于该基底101的该外围区域105。该多个半导体元件包括一第一半导体元件201、一第二半导体元件301和一第三半导体元件401。该第一半导体元件201设置于该第二有源区域603之上。该第一半导体元件201包括一第一介面层203、一第一绝缘层205、一第一底部导电层207、一第一顶部导电层209、一第一覆盖层211、多个第一轻掺杂区域213、多个第一间隙壁
215和多个第一掺杂区域217。该第一半导体元件201具有一第一阈值电压(first 
threshold voltage)。

[0135] 参照图1至图3，该第一介面层203设置于该第二有源区域603上。该第一介面层203由氧化硅所形成。该第一介面层203的厚度不超过2纳米。较佳地，该第一介面层203的厚度不超过0.5纳米。该第一绝缘层205设置于该第一介面层203的上方。更具体地，该第一绝缘层205设置于该第一介面层203上。该第一绝缘层205由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0。该第一绝缘层205的厚度约0.1纳米和约2.0纳米之间。较佳地，该第一绝缘层205的厚度约0.1纳米和约1.0纳米之间。

[0136] 参照图1至图3，该第一底部导电层207设置于该第一绝缘层205的上方。更具体地，该第一底部导电层207设置于该第一绝缘层205上。该第一底部导电层207由一导电材料所形成，该导电材料包括氮化钛、氮化钽、钛硅氮化物、钛钽氮化物(titanium tantalum nitride)、氮化钨(tungsten nitride)和钛钽氮化硅(titanium tantalum silicon nitride)中至少一种。该第一底部导电层207的厚度约1.0纳米和约3.0纳米之间。该第一顶部导电层209设置于该第一底部导电层207的上方。更具体地，该第一顶部导电层209设置于该第一底部导电层207上。该第一顶部导电层209由钨或钴所形成。

[0137] 参照图1至图3，该第一覆盖层211设置于该第一顶部导电层209的上方。更具体地，该第一覆盖层211设置于该第一顶部导电层209上。该第一覆盖层211由一绝缘材料所形成。该绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐。或者，在所示的另一实施例中，该绝缘材料的介电常数约当4.0或大于4.0。该多个第一轻掺杂区域213分别对应地相邻于该第一介面层203的两边，且该多个第一轻掺杂区域213设置于该基底101的外围区域105的上部部分。该多个第一轻掺杂区域213之间相对，且其间插设该第一介面层
203。该多个第一轻掺杂区域213以一掺质掺杂，该掺质为磷、砷或锑。

[0138] 参照图1至图3，该多个第一间隙壁215覆盖该第一覆盖层211的侧壁、该第一顶部导电层209的侧壁、该第一底部导电层207的侧壁、该第一绝缘层205的侧壁和该第一介面层203的侧壁，且该多个第一间隙壁215设置于该外围区域105上。该多个第一间隙壁215设置于该多个第一轻掺杂区域213的上方。该多个第一间隙壁215由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。或者，该多个第一间隙壁215由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0。当该多个第一间隙壁215由介电常数约当4.0或大于4.0的绝缘材料所形成时，将有助于提高该多个第一轻掺杂区域213上方的垂直电场(vertical electric field)，藉此以提升该第一半导体元件201抗热电子(anti-hot electron)的能力。

[0139] 参照图1至图3，该多个第一掺杂区域217分别对应地相邻于该多个第一间隙壁215的低边(lower edges)，且该多个第一掺杂区域217设置于该基底101的外围区域105的上部部分。该多个第一掺杂区域217以一掺质掺杂，该掺质为磷、砷或锑。该多个第一掺杂区域217相对于该多个第一轻掺杂区域213具有较高的掺质浓度(dopant concentration)。该多个第一掺杂区域217的底部低于该多个第一轻掺杂区域213的底部。

[0140] 参照图1至图3，该第二半导体元件301设置于该第三有源区域605上。该第二半导体元件301包括一第二介面层303、一第二绝缘层305、一第二底部导电层307、一第二顶部导电层309、一第二覆盖层311、多个第二轻掺杂区域313、多个第二间隙壁315和多个第二掺杂区域317。该第二半导体元件301的结构与该第一半导体元件201的结构相似，除了该第二绝缘层305、该第二底部导电层307和该第二顶部导电层309的厚度及/或材料分别不同于该第一绝缘层205、该第一底部导电层207和该第一顶部导电层209的厚度及/或材料。因此，该第二半导体元件301具有一第二阈值电压，且该第二阈值电压不同于该第一半导体元件201的第一阈值电压。此外，该多个第二轻掺杂区域313和该多个第二掺杂区域317以硼掺杂。

[0141] 参照图1至图3，该第三半导体元件401设置于该第四有源区域607上。该第三半导体元件401包括一第三介面层403、一第三绝缘层405、一第三底部导电层407、一第三顶部导电层409、一第三覆盖层411、多个第三轻掺杂区域413、多个第三间隙壁415和多个第三掺杂区域417。该第三半导体元件401的结构与该第一半导体元件201的结构相似，除了该第三绝缘层405、该第三底部导电层407和该第三顶部导电层409的厚度及/或材料分别不同于该第一绝缘层205、该第一底部导电层207和该第一顶部导电层209的厚度及/或材料。因此，该第三半导体元件401具有一第三阈值电压，且该第三阈值电压不同于该第一半导体元件201的第一阈值电压。此外，该第三半导体元件401的第三阈值电压不同于该第二半导体元件301的第二阈值电压，但并不以此为限。

[0142] 参照图1至图3，该多个绝缘膜同时设置于该阵列区域103和该外围区域105的上方。该多个导电内连接设置于该多个绝缘膜当中。该多个绝缘膜包括一第一绝缘膜501、一第二绝缘膜503、一第三绝缘膜505、一第四绝缘膜507、一第五绝缘膜509、一第六绝缘膜511和一第七绝缘膜513。该多个导电内连接包含多个第一导电插塞515、多个接合焊盘517、一第二导电插塞519、多个第三导电插塞521、多个第一导电层523、多个第四导电插塞525和多个第二导电层527。该多个绝缘膜由氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowable oxide)、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、氟硅酸盐玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbo-doped silicon oxide)、无定形氟化碳(amorphous fluorinated carbon)或其组合所形成，但并不以此为限。

[0143] 参照图1至图3，该第一绝缘膜501同时设置于该阵列区域103和该外围区域105的上方。更具体地，该多个绝缘膜同时设置于该阵列区域103和该外围区域105上。该第一绝缘膜501覆盖该多个位元线123、该第一半导体元件201、该第二半导体元件301和该第三半导体元件401。该第一导电插塞515设置于该第一绝缘膜501中。该第一导电插塞515分别对应地和该多个阵列掺杂区域109、该多个第一掺杂区域217、该多个第二掺杂区域317和该多个第三掺杂区域417电连接。该第一导电插塞515由经掺杂多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金所形成。

[0144] 参照图1至图3，该第二绝缘膜503设置于该第一绝缘膜501上。该多个接合焊盘517设置于位于该外围区域105的该第二绝缘膜503中。该多个接合焊盘517分别对应地和位于该外围区域105的该第一导电插塞515电连接。该多个接合焊盘517和该第一导电插塞515由相同材料所形成，但并不以此为限。该第三绝缘膜505设置于该第二绝缘膜503上。该第四绝缘膜507设置于该第三绝缘膜505上。该多个电容结构137设置于该第三绝缘膜505和该第四绝缘膜507中。该多个电容结构137包括多个电容底部电极141、电容绝缘层143和一电容顶部电极145。

[0145] 参照图1至图3，该多个电容底部电极141设置于该第四绝缘膜507和该第三绝缘膜505中。该多个电容底部电极141由经掺杂多晶硅、金属或金属硅化物所形成。该多个电容底部电极141分别对应地和位于该阵列区域103的该第一导电插塞515电连接。该电容绝缘层
143设置于该多个电容底部电极141上。该电容绝缘层143由一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0。该电容绝缘层143的厚度约1埃和约100埃之间。或者，在另一实施例中所示，该电容绝缘层143由一堆叠层(stacked layer)所形成，该堆叠层由氧化硅、氮化硅和氧化硅所构成。

[0146] 参照图1至图3，该电容绝缘层143设置于该电容绝缘层143上。该电容顶部电极145由经掺杂多晶硅或金属所形成，金属为铝、铜或钨。该第二导电插塞519设置于该电容顶部电极145的上方。更具体地，该第二导电插塞519设置于该第四绝缘膜507中并设置于该电容顶部电极145上。该第二导电插塞519和该电容顶部电极145电连接。该第二导电插塞519和该第一导电插塞515由相同材料所形成，但并不以此为限。

[0147] 参照图1至图3，该多个第三导电插塞521设置于该第三绝缘膜505和该第四绝缘膜507中，且该多个第三导电插塞521分别对应地和该多个接合焊盘517电连接。该多个第三导电插塞521和该第一导电插塞515由相同材料所形成，但并不以此为限。该第五绝缘膜509设置于该第四绝缘膜507上。该多个第一导电层523设置于该第五绝缘膜509中，且该多个第一导电层523分别对应地和该多个第三导电插塞521及该第二导电插塞519电连接。该多个第一导电层523由铝或铜所形成。

[0148] 参照图1至图3，该多个第四导电插塞525设置于该第五绝缘膜509中，且该多个第四导电插塞525设置于该多个第一导电层523上。该多个第四导电插塞525分别对应地和该多个第一导电层523电连接。该多个第四导电插塞525由铝、铜、钨、钴或其他适合的金属或金属合金所所形成。该第六绝缘膜511设置于该第五绝缘膜509上。该多个第二导电层527设置于第六绝缘膜511中，且该多个第二导电层527设置于该多个第四导电插塞525上。该多个第二导电层527分别对应地和该多个第四导电插塞525电连接。该多个第二导电层527由铝或铜所形成。

[0149] 参照图1至图3，该第七绝缘膜513设置于该第六绝缘膜511上。该焊接单元801设置于该第七绝缘膜513中，而该焊接单元801的上部部分设置于该第七绝缘膜513上。该焊接单元801设置于对应的第二导电层527上，且该焊接单元801和对应的该多个第二导电层527电连接。该焊接单元801由锡银合金、锡铜合金或其类似物所形成。

[0150] 参照图4，该第一半导体元件201还包括一第一偶极层219，该第二半导体元件301还包括一第二偶极层319，该第三半导体元件401还包括一第三偶极层419。该第一偶极层219设置于该第一介面层203和该第一绝缘层205之间。该第二偶极层319设置于该第二介面层303和该第二绝缘层305之间。该第三偶极层419设置于该第三介面层403和该第三绝缘层
405之间。该第一偶极层219、该第二偶极层319和该第三偶极层419的厚度约0.1纳米和约
1.0纳米之间。该第一偶极层219、该第二偶极层319和该第三偶极层419包括氧化镥(lutetium oxide)、硅酸镥(lutetium silicon oxide)、氧化钇、硅酸钇(yttrium silicon oxide)、氧化镧、硅酸镧(lanthanum silicon oxide)、氧化钡(barium oxide)、硅酸钡(barium silicon oxide)、氧化锶(strontium oxide)、硅酸锶(strontium silicon oxide)、氧化铝、硅酸铝(aluminum silicon oxide)、氧化钛、硅酸钛(titanium silicon oxide)、氧化铪、硅酸铪(hafnium silicon oxide)、氧化锆、硅酸锆(zirconium silicon oxide)、氧化钽、硅酸钽(tantalum silicon oxide)、氧化钪(scandium oxide)、硅酸钪(scandium silicon oxide)、氧化镁(magnesium oxide)、硅酸镁(magnesium silicon oxide)中的一种或多种。

[0151] 该第一偶极层219、该第二偶极层319和该第三偶极层419将分别被用于调节该第一半导体元件201的第一阈值电压、该第二半导体元件301的第二阈值电压和该第三半导体元件401的第三阈值电压；换言之，通过该第一偶极层219、该第二偶极层319和该第三偶极层419，在原本除了利用该第一半导体元件201的该第一绝缘层205、该第一底部导电层207、该第一顶部导电层209、该第二半导体元件301的该第二绝缘层305、该第二底部导电层307、该第二顶部导电层309、该第三半导体元件401的该第三绝缘层405、该第三底部导电层407、该第三顶部导电层409的厚度或材料的方法外，增加了另一种调节阈值电压的方法。

[0152] 举例而言，该第一偶极层219由氧化镥、硅酸镥、氧化钇、硅酸钇、氧化镧、硅酸镧、氧化钡、硅酸钡、氧化锶、硅酸锶、氧化镁或硅酸镁中的一种或多种所形成，该第一偶极层219将使得该第一阈值电压向下调整(负向地)。

[0153] 参照图5和图6，于步骤S11，提供一基底101。该基底101包括一阵列区域103和一外围区域105。该外围区域105围绕该阵列区域103。

[0154] 参照图5和图7，于步骤S13，形成一隔离层107于该基底101中。该隔离层107限定多个有源区域于该基底101中。该多个有源区域包括多个第一有源区域601、一第二有源区域603、一第三有源区域605和一第四有源区域607。该多个第一有源区域601设置于该基底101的该阵列区域103中，且各第一有源区域601彼此间被该隔离层107所区隔开。该第二有源区域603、该第三有源区域605和该第四有源区域607设置于该外围区域105，且该第二有源区域603、该第三有源区域605和该第四有源区域607彼此间被该隔离层107所区隔开。

[0155] 参照图5和图8，该多个阵列掺杂区域109形成于该阵列区域103的第一有源区域601的上部部分。该多个阵列掺杂区域109利用一注入工艺掺杂一掺质，该掺质为磷、砷或锑。

[0156] 参照图5和图9至图13，于步骤S17，该多个字元线111形成于该阵列区域103的第一有源区域601的上部部分。参照图9，多个字元线沟渠113内凹地形成于该阵列区域103的第一有源区域601的上部部分。该多个字元线沟渠113的底部是平坦的。该多个字元线沟渠113的底部略低于该多个阵列掺杂区域109的底部。

[0157] 参照图10，该多个字元线绝缘层115分别对应地形成于该多个字元线沟渠113中。换言之，该多个字元线绝缘层115内凹地形成于该第一有源区域601的上部部分。执行一沉积工艺以沉积一由绝缘材料所形成的单层，藉此形成该多个字元线绝缘层115于该多个字元线沟渠113中。于该沉积工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。此外，该由绝缘材料所形成的单层亦覆盖该外围区域
105的顶面(图中未示出)，并可能于之后形成多个半导体元件的介面层或绝缘层(详见后述)。

[0158] 参照图11，多个字元线障壁层117分别对应地形成于该多个字元线绝缘层115上，并位于该多个字元线沟渠113中。执行一沉积工艺以沉积一单层以形成该多个字元线障壁层117，该单层由钛、氮化钛、钛硅氮化物、钽、氮化钽、氮化钽硅或其组合所形成。于该沉积工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。此外，该由钛、氮化钛、钛硅氮化物、钽、氮化钽、氮化钽硅或其组合所形成的单层亦覆盖该外围区域105的顶面(图中未示出)，并可能于之后形成多个半导体元件的底部导电层(详见后述)。

[0159] 参照图12，多个字元线电极119分别对应地形成于该多个字元线障壁层117上，并位于该多个字元线沟渠113中。该多个字元线障壁层117将提升该多个字元线绝缘层115和该多个字元线电极119间的粘合。参照图13，该多个字元线覆盖层121分别对应地形成于该多个字元线电极119和该多个字元线障壁层117上。该多个字元线覆盖层121的侧壁直接和该多个字元线绝缘层115的内表面的上部部分相接触。

[0160] 参照图5和图14至图18，于步骤S19，多个位元线123形成于该第一有源区域601的上部部分。参照图14，多个位元线接触插塞127形成于该第一有源区域601的上部部分，且各位元线接触插塞127形成于相邻的字元线111之间。该多个位元线接触插塞127分别对应地形成于和设置在相邻的字元线111之间的阵列掺杂区域109电连接。

[0161] 参照图15，形成一第一掩膜层701于该基底101的外围区域105上。该第一掩膜层701由光致抗蚀剂或抗蚀刻材料所形成。通过一列的沉积工艺以依序地沉积一位元线底部电极层611、一位元线顶部电极层613和位元线掩膜层615于该基底101的阵列区域103上。该位元线底部电极层611用以覆盖该多个位元线接触插塞127。该位元线顶部电极层613形成于该位元线底部电极层611上。该位元线掩膜层615形成于该位元线顶部电极层613上。该位元线底部电极层611由经掺杂多晶硅所形成。该位元线顶部电极层613由如钨、铝、铜、镍或钴等的导电材料所形成。该位元线掩膜层615由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。

[0162] 参照图16，执行一光刻工艺于该位元线掩膜层615以定义将形成该多个位元线123的位置。于该光刻工艺后，执行一蚀刻工艺以将该位元线掩膜层615图形化为多个位元线掩膜层133。该多个位元线掩膜层133将保护位于其之下的该位元线顶部电极层613和该位元线底部电极层611。参照图17，执行一蚀刻工艺，该蚀刻工艺为非等向性干式蚀刻且以该多个位元线掩膜层133为掩膜。在蚀刻工艺过程中，多数的位元线底部电极层611和多数的位元线顶部电极层613将被移除，仅位于该多个位元线掩膜层133的下的部分位元线底部电极层611和位元线顶部电极层613能保留，而保留的位元线底部电极层611和位元线顶部电极层613将分别对应地形成多个位元线底部电极129和多个位元线顶部电极131。部分的多个位元线接触插塞127将于蚀刻工艺中被移除，换言之，该多个位元线接触插塞127的宽度于蚀刻工艺后将会减少。因此，该多个位元线接触插塞127的侧壁和该基底101上部部分的内表面彼此间将隔开。

[0163] 参照图18，多个位元线间隙壁135形成以覆盖于该多个位元线掩膜层133的侧壁、该多个位元线顶部电极131的侧壁、该多个位元线底部电极129的侧壁和该多个位元线接触插塞127的侧壁。该多个位元线间隙壁135将填满该多个位元线接触插塞127和该基底101上部部分的内表面间的空间。

[0164] 参照图5和图19至图24，于步骤21，多个半导体元件形成于该基底101的该外围区域105上。更具体地，该多个半导体元件分别对应地形成于该第二有源区域603、该第三有源区域605和该第四有源区域607之上，而该第二有源区域603、该第三有源区域605和该第四有源区域607位于该基底101的该外围区域105。该多个半导体元件包括一第一半导体元件201、一第二半导体元件301和一第三半导体元件401。

[0165] 参照图19，移除该第一掩膜层701并形成一第二掩膜层703于该基底101上。该第二掩膜层703覆盖该阵列区域103和该外围区域105，除了该第二有源区域603的顶面的部分未被覆盖。该第二掩膜层703由光致抗蚀剂所形成。通过一系列的沉积工艺以依序地沉积一第一介面层203、一第一绝缘层205、一第一底部导电层207、一第一顶部导电层209和一第一覆盖层211于该第二有源区域603上。或者，该第一介面层203通过一氧化工艺所形成。该第一介面层203形成于该第二有源区域603的顶面的部分。该第一介面层203由氧化硅所形成。该第一介面层203的厚度不超过2纳米。较佳地，该第一介面层203的厚度不超过0.5纳米。该第一绝缘层205形成于该第一介面层203的上方。更具体地，该第一绝缘层205形成于该第一介面层203上。该第一底部导电层207形成于该第一绝缘层205的上方。更具体地，该第一底部导电层207形成于该第一绝缘层205上。

[0166] 参照图19，该第一顶部导电层209形成于该第一底部导电层207的上方。更具体地，该第一顶部导电层209形成于该第一底部导电层207上。该第一顶部导电层209由钨或钴所形成。该第一覆盖层211形成于该第一顶部导电层209的上方。更具体地，该第一覆盖层211形成于该第一顶部导电层209上。或者，在所示的另一实施例中，该第一偶极层219(图中未示)形成于该第一介面层203和该第一绝缘层205之间。该第一偶极层219的厚度约0.1纳米和约1.0纳米之间。此外，于该一系列的沉积工艺后，执行一退火工艺以使得该第一绝缘层205和该第一偶极层219间的介面(interface)均质(homogenize)，并藉此辅助调控该第一半导体元件201的第一阈值电压。该退火工艺的温度介于约200摄氏度至约800摄氏度。

[0167] 参照图20，移除该第二掩膜层703并形成一第三掩膜层705于该基底101上。该第三掩膜层705覆盖该阵列区域103和该外围区域105，除了该第二有源区域603的顶面未被覆盖。该第三掩膜层705由光致抗蚀剂所形成。执行一注入工艺以形成多个第一轻掺杂区域213。该多个第一轻掺杂区域213以一掺质掺杂，该掺质为磷、砷或锑。多个第一间隙壁215形成以覆盖该第一覆盖层211的侧壁、该第一顶部导电层209的侧壁、该第一底部导电层207的侧壁、该第一绝缘层205的侧壁和该第一介面层203的侧壁。

[0168] 参照图20，执行一注入工艺以形成多个第一掺杂区域217。该多个第一掺杂区域217以一掺质掺杂，该掺质为磷、砷或锑。该第一介面层203、该第一绝缘层205、该第一底部导电层207、该第一顶部导电层209、该第一覆盖层211、该多个第一轻掺杂区域213、该多个第一间隙壁215和该多个第一掺杂区域217共同构成该第一半导体元件201。该第一半导体元件201具有一第一阈值电压。该第一阈值电压由该第一半导体元件201的该第一绝缘层
205、该第一底部导电层207、该第一顶部导电层209的厚度或材料所决定。或者，在所示的另一实施例中，该第一阈值电压更经由该第一偶极层219和该退火工艺所决定。

[0169] 参照图21至24，该第二半导体元件301和该第三半导体元件401经由和形成第一半导体元件201类似的工艺分别形成于该第三有源区域605和该第四有源区域607上。该第二半导体元件301具有一第二阈值电压，且该第二阈值电压不同于该第一半导体元件201的第一阈值电压。该第二半导体元件301包括一第二介面层303、一第二绝缘层305、一第二底部导电层307、一第二顶部导电层309、一第二覆盖层311、多个第二轻掺杂区域313、多个第二间隙壁315和多个第二掺杂区域317。该第三半导体元件401具有一第三阈值电压，且该第三阈值电压不同于该第一半导体元件201的第一阈值电压。该第三半导体元件401包括一第三介面层403、一第三绝缘层405、一第三底部导电层407、一第三顶部导电层409、一第三覆盖层411、多个第三轻掺杂区域413、多个第三间隙壁415和多个第三掺杂区域417。

[0170] 参照图5和图25至图37，于步骤S23，多个电容结构137形成于该阵列区域103的上方及多个导电内连接形成于该基底101的上方。该多个电容结构137包括多个电容底部电极141、电容绝缘层143和一电容顶部电极145。该多个导电内连接包含多个第一导电插塞515、多个接合焊盘517、一第二导电插塞519、多个第三导电插塞521、多个第一导电层523、多个第四导电插塞525和多个第二导电层527。

[0171] 参照图25，形成一第一绝缘膜501覆盖该基底101的该阵列区域103、该第一半导体元件201、该第二半导体元件301和该第三半导体元件401。该第一导电插塞515形成于该第一绝缘膜501中，并分别对应地和该多个阵列掺杂区域109、该多个第一掺杂区域217、该多个第二掺杂区域317和该多个第三掺杂区域417电连接。参照图26，一第二绝缘膜503形成于该阵列区域103和该外围区域105的上方。该多个接合焊盘517形成于该第二绝缘膜503中，并分别对应地和位于该外围区域105的该第一导电插塞515电连接。参照图27，一第三绝缘膜505形成于该阵列区域103和该外围区域105的上方。执行一光刻工艺于该第三绝缘膜505上定义将形成该多个电容结构137的位置并同时掩膜该外围区域105。于该光刻工艺后，执行一蚀刻工艺以形成多个电容沟渠139于该第三绝缘膜505和该第二绝缘膜503中。位于该阵列区域103中的该第一导电插塞515经由该多个电容沟渠139而暴露。

[0172] 参照图28，该多个电容底部电极141形成于该多个电容沟渠139中。该多个电容底部电极141由经掺杂多晶硅、金属或金属硅化物所形成。该多个电容底部电极141分别对应地和位于该阵列区域103的该第一导电插塞515电连接。参照图29，该电容绝缘层143形成于该多个电容底部电极141上。该电容绝缘层143由一包括绝缘材料的单层结构所形成，且该绝缘材料的介电常数约当4.0或大于4.0。参照图30，该电容顶部电极145通过一沉积工艺形成于该电容绝缘层143上。该电容顶部电极145由经掺杂多晶硅或金属所形成。执行一平坦化工艺，以将多余的填料移除，并为后续工艺提供平坦的表面。执行一清洗工艺(cleaning process)以移除位于该外围区域105上方的掩膜。参照图31，一第四绝缘膜507形成于该阵列区域103和该外围区域105的上方。执行一光刻工艺于该第四绝缘膜507以定义将形成该第二导电插塞519的位置。于该光刻工艺后，执行一蚀刻工艺以形成一第二导电插塞开口617于该第四绝缘膜507中。

[0173] 参照图32，于该蚀刻工艺后，填入一导电材料于该第二导电插塞开口617，接着执行一平坦化工艺以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该第二导电插塞519。该第二导电插塞519和该电容顶部电极145电连接。执行一光刻工艺于该第四绝缘膜507上以定义将形成该多个第三导电插塞521的位置并同时掩膜该阵列区域103。于该光刻工艺后，执行一蚀刻工艺以形成多个第三导电插塞开口619于该第四绝缘膜507和该第三绝缘膜505中。

[0174] 参照图33，填入一导电材料于该多个第三导电插塞开口619。执行一清洗工艺以移除位于该阵列区域103上方的掩膜。于该清洗工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该多个第三导电插塞521。参照图34，一导电膜621形成于该阵列区域103和该外围区域105的上方。执行一光刻工艺于该导电膜621以定义将形成该多个第一导电层523的位置。

[0175] 参照图35，于该光刻工艺后，执行一蚀刻工艺以形成该多个第一导电层523。该第五绝缘膜509形成于该阵列区域103和该外围区域105的上方。执行一平坦化工艺，以将多余的填料移除，并为后续工艺提供平坦的表面。参照图36，一第六绝缘膜511形成于该阵列区域103和该外围区域105的上方。执行一第一光刻工艺于该第六绝缘膜511以定义将形成该多个第二导电层527的位置。于该第一光刻工艺后，执行一第一蚀刻工艺以形成多个第二导电层沟渠623于该第六绝缘膜511中。执行一第二光刻工艺于该第五绝缘膜509以定义将形成该多个第四导电插塞525的位置。于该第二光刻工艺后，执行一第二蚀刻工艺以形成多个第四导电插塞开口625于该第五绝缘膜509中。

[0176] 参照图37，填入一导电材料于该多个第二导电层沟渠623和该多个第四导电插塞开口625，该导电材料为铝、铜、钨、钴或其他适合的金属或金属合金。执行一平坦化工艺，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该多个第四导电插塞525和该多个第二导电层527。

[0177] 参照图1、图5和图38，于步骤S25，形成一焊接单元801于该外围区域105的上方。参照图38，一第七绝缘膜513形成于该阵列区域103和该外围区域105的上方。执行一光刻工艺于该第七绝缘膜513以定义将形成该焊接单元801的位置。于该光刻工艺后，执行一蚀刻工艺以形成一焊接单元开口627于该第七绝缘膜513中。参照回图1，该焊接单元801形成于该焊接单元开口627。更具体地，该焊接单元801的下部部分设置于该第七绝缘膜513中，而该焊接单元801的上部部分设置于该第七绝缘膜513上。该焊接单元801设置于对应的第二导电层527上，且该焊接单元801和对应的该多个第二导电层527电连接。

[0178] 由于本公开的半导体装置的设计，该第一半导体元件201的第一阈值电压、该第二半导体元件301的第二阈值电压和该第三半导体元件401的第三阈值电压皆不相同，而多种的阈值电压将能扩展本公开的半导体装置的应用性。

[0179] 虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

[0180] 再者，本申请的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请的权利要求所保护的范围内。