用于CMOS信号路径的前馈电流补偿

摘要

一种集成电路，具有耦合用于接收数据信号的CMOS信号路径。补偿电路耦合到CMOS信号路径的电源轨，用于将补偿电流注入电源轨。补偿电路可以是电荷泵，其响应于数据信号而工作，以在每次数据信号转换时将补偿电流注入电源轨。补偿电路可以是副本CMOS信号路径，以便在每次数据信号转换时将补偿电流注入电源轨。补偿电路可以是电压调节器和电流镜像，该电流镜像包括耦合到电压调节器的输入。副本CMOS信号路径从电压调节器接收工作电势。电流镜像的输出在每次数据信号变换时将补偿电流注入电源轨。

权利要求

1.一种集成电路，包括：

CMOS信号路径，所述CMOS信号路径耦合用于接收数据信号，其中，所述CMOS信号路径从电源轨接收工作电势；以及补偿电路，所述补偿电路耦合到所述电源轨，用于在每次所述数据信号的转换时将补偿电流注入所述电源轨。

2.根据权利要求1所述的集成电路，其中，所述补偿电路包括副本CMOS信号路径，以在每次所述数据信号的转换时将所述补偿电流注入所述电源轨。

3.根据权利要求2所述的集成电路，其中，所述副本CMOS信号路径堆叠在所述CMOS信号路径的所述电源轨上，以在每次所述数据信号的转换时将所述补偿电流注入所述电源轨中。

4.根据权利要求1所述的集成电路，其中，所述补偿电路包括：电压调节器；

电流镜像，所述电流镜像包括耦合到所述电压调节器的输入；以及副本CMOS信号路径，所述副本CMOS信号路径从所述电压调节器接收工作电势，其中，所述电流镜像的输出在每次所述数据信号的转换时将所述补偿电流注入所述电源轨。

5.根据权利要求4所述的集成电路，其中，所述电流镜像包括1：n的比例。

6.一种集成电路，包括：

CMOS信号路径，所述CMOS信号路径耦合用于接收数据信号；以及补偿电路，所述补偿电路耦合到所述CMOS信号路径的电源轨，用于将补偿电流注入所述电源轨。

7.根据权利要求6所述的集成电路，其中，所述补偿电路包括副本CMOS信号路径，以在每次所述数据信号的转换时将所述补偿电流注入所述电源轨。

8.根据权利要求7所述的集成电路，其中，所述补偿电路包括耦合在所述数据信号与所述副本CMOS信号路径之间的电平移位器。

9.根据权利要求6所述的集成电路，其中，所述补偿电路包括：电压调节器；

电流镜像，所述电流镜像包括耦合到所述电压调节器的输入；副本CMOS信号路径副本CMOS信号路径，所述副本CMOS信号路径从所述电压调节器接收工作电势，其中，所述电流镜像的输出在每次所述数据信号的转换时将所述补偿电流注入所述电源轨。

10.根据权利要求6所述的集成电路，其中，所述CMOS信号路径包括：反相器或缓冲器，所述反相器或缓冲器接收所述数据信号；以及电压调节器，所述电压调节器为所述电源轨提供所述工作电势。

11.一种制造集成电路的方法，包括：

提供耦合用于接收数据信号的CMOS信号路径；以及提供耦合到CMOS信号路径的电源轨的补偿电路，用于将补偿电流注入所述电源轨。

12.根据权利要求11所述的方法，其中，提供所述补偿电路包括：提供副本CMOS信号路径，以在每次所述数据信号的转换时将所述补偿电流注入所述电源轨。

13.根据权利要求12所述的方法，其中，提供所述补偿电路包括：在所述数据信号与所述副本CMOS信号路径之间提供电平移位器。

14.根据权利要求11所述的方法，其中，提供所述补偿电路包括：提供电压调节器；

提供电流镜像，所述电流镜像包括耦合到所述电压调节器的输入；以及提供副本CMOS信号路径，所述副本CMOS信号路径接收来自所述电压调节器的工作电势，其中，所述电流镜像的输出在每次所述数据信号的转换时将所述补偿电流注入所述电源轨。

15.根据权利要求11所述的方法，其中，提供所述CMOS信号路径包括：提供反相器或缓冲器，所述反相器或缓冲器接收所述数据信号；以及提供电压调节器，所述电压调节器为所述电源轨提供所述工作电势。

说明书

用于CMOS信号路径的前馈电流补偿

技术领域

[0001] 本发明总体上涉及一种CMOSIC，并且更具体地涉及一种用于CMOS信号路径的前馈电流补偿方案。

背景技术

[0002] 在处理高速串行数据的互补金属氧化物半导体(CMOS)集成电路(IC)中，在高速串行数据信号路径中采用CMOS逻辑式电路元件(例如反相器(inverter)和逻辑门)是有效的。CMOS逻辑式电路的电源电流响应于输入数据中的逻辑转换而迅速变化。

[0003] 图1示出了通过IC传播高速串行差分数据的常规CMOS信号路径50。电压调节器52包括放大器54，该放大器54在其反相输入端接收参考电压VREF。放大器54的输出端耦合到晶体管56的栅极。晶体管56的漏极耦合到以正电势VDD工作的电源导体58，并且晶体管56的源极耦合到节点60。放大器54的同相输入端耦合到节点60，节点60用作电源轨以维持调节后的输出电压VREG。CMOS信号路径50在端子70处接收输入数据信号DATAIN，并在端子72处接收DATAIN的补码。DATAIN通过反相器或缓冲器80的串联耦合传播，所述反相器或缓冲器80从VREG接收正工作电势，并从电源导体82接收接地工作电势。DATAIN的补码通过串联耦合的反相器或缓冲器84传播，串联耦合的反相器或缓冲器84从VREG接收正工作电势，从电源导体82接收接地工作电势。在输出端子92上看到有效负载电容90，在输出端子96上看到有效负载电容94。电容器98耦合在节点60和电源导体82之间。

[0004] 向串联反相器80和84供电的电压调节器52难以应对来自其负载的对电荷的大且瞬时的需求。典型调节器的有限的带宽以及片上去耦电容器的有限的尺寸，可能导致调节器无法在电流需求快速变化的情况下保持恒定的电源电压，表现为调节后的电源电压的变化，也称为纹波。电源轨中的纹波会增加端子92和96处的输出数据信号中的抖动，因为纹波会调制CMOS逻辑电路的传播延迟。低抖动很重要，特别是在数据速率较高的情况下。对于使用CMOS逻辑电路的高速串行数据信号路径50，期望减小VREG中的纹波，目的是减小输出信号中的抖动。

[0005] 对于具有相当大的负载电容或很多级和/或以高数据速率工作的信号路径，绝对电源电流ISUP可能会很大，因此短期电源电流消耗中的绝对峰峰值变化也可能很大。生成用于电源轨60的VREG的电压调节器52可以位于CMOSIC内部，特别是在IC包含以各种不同电源电压工作的多种功能的情况下，或者在需要专用电源进行噪声隔离的应用中。如果电压调节器52不能立即响应其负载电流的变化，则调节后的电压VREG会偏离其标称值。因此，数据信号内容中的短期变化会导致电源电压上的纹波。

[0006] CMOS逻辑电路的特征在于其传播延迟随电源电压而变化。因此，如果电源电压的瞬时值根据数据内容而变化，则CMOS信号路径的传播延迟会不断变化，这表现为CMOS信号路径50的输出端子92和96处的时序抖动。对于系统处理高速串行数据信号，抖动对性能而言至关重要。因此，CMOS信号路径50的电源电压上的纹波是不期望的。

发明内容

[0007] 根据本发明的一方面，提供了一种集成电路，包括：CMOS信号路径，所述CMOS信号路径耦合用于接收数据信号，其中，所述CMOS信号路径从电源轨接收工作电势；以及补偿电路，所述补偿电路耦合到所述电源轨，用于在每次所述数据信号的转换时将补偿电流注入所述电源轨。

[0008] 根据本发明的另一方面，提供了一种集成电路，包括：CMOS信号路径，所述CMOS信号路径耦合用于接收数据信号；以及补偿电路，所述补偿电路耦合到所述CMOS信号路径的电源轨，用于将补偿电流注入所述电源轨。

[0009] 根据本发明的另一方面，提供了一种制造集成电路的方法，包括：提供耦合用于接收数据信号的CMOS信号路径；以及提供耦合到CMOS信号路径的电源轨的补偿电路，用于将补偿电流注入所述电源轨。

附图说明

[0010] 图1示出了具有电压调节器的常规CMOS信号路径；

[0011] 图2示出了具有电荷泵的CMOS信号路径，电荷泵向电源轨提供补偿电流；

[0012] 图3示出了具有另一补偿电路的CMOS信号路径，该补偿电路向电源轨提供补偿电流；以及

[0013] 图4示出了具有另一补偿电路的CMOS信号路径，该补偿电路向电源轨提供补偿电流。

具体实施方式

[0014] 在下面的描述中，参考附图，在一个或更多个实施例中描述了本发明，在附图中，相同的数字表示相同或相似的元件。尽管以实现本发明目的的最佳方式描述了本发明，但是本领域技术人员将理解，该描述旨在覆盖可包括在由所附权利要求书所限定的本发明以及由以下公开内容和附图所支持的权利要求书的等同形式的精神和范围内的替代、修改和等同形式。

[0015] CMOSIC，例如光驱动器，可以处理高速串行数据。就IC的面积和功耗而言，一种高效且有效的处理串行数据信号的方式涉及使用CMOS逻辑式电路元件，例如反相器和逻辑门。串行数据信号可以无修改地传播，例如，在依次更大的缓冲器或反相器的链中传播，这些缓冲器或反相器被设计为提高数据信号的驱动强度并能够驱动最终的大电容性负载，例如光学驱动器或线路驱动器的输出级。信号处理还可能涉及其他操作，例如门控、可配置的极性反转、初级输入和次级输入之间的多路复用、调整或操纵边沿时序的电路、数据分析或活动检测以及许多其他可能的功能。

[0016] CMOS信号路径包括CMOS逻辑式电路，通过该CMOS逻辑式电路，以IC的正常任务模式将主要的高速串行数据输入传送到一个或更多个输出或内部负载。在一个实施例中，信号路径的输入通常为互补信号的差分对的形式，在这种情况下，信号路径可以包含两个基本相同的并行路径，每个路径都传送互补对的一半。差分路径改善了整个电路对输入数据信号的上升沿和下降沿的响应的对称性。

[0017] 图2示出了通过IC传播高速(例如10Gb/秒或更高的)串行差分数据的CMOS信号路径100。电压调节器122可以在CMOSIC内部，并且包括放大器124，该放大器124在其同相输入端接收参考电压VREF。放大器124的输出端耦合到晶体管126的栅极。晶体管126的漏极耦合到工作在正电势VDD的电源导体128，并且晶体管126的源极耦合到节点130。放大器124的反相输入端耦合到节点130以维持节点130上的调节后的输出电压VREG，调节后的输出电压VREG用作反相器134和146的电源轨，例如1-2伏。CMOS信号路径100在端子132处接收输入数据信号DATAIN，并在端子140处接收DATAIN的补码。DATAIN通过依次更大的串联耦合的反相器或缓冲器134传播，该反相器或缓冲器134从VREG接收正工作电势，并从电源导体或电源轨138接收接地工作电势。DATAIN的补码通过依次更大的串联耦合的反相器或缓冲器146传播，反相器或缓冲器146从VREG接收正工作电势，并从电源导体138接收接地工作电势。在输出端子136上看到有效负载电容137，在输出端子144上看到有效负载电容148。电容器149耦合在节点130和电源导体138之间。

[0018] CMOS信号路径100表现出对来自电源轨(即节点130)的电流的快速变化的需求。当发生DATAIN及其补码DATAIN的位转换时，CMOS信号路径100的操作涉及来自电源轨130的电荷突发(burst)。例如，当输入将状态从逻辑0改变为逻辑1时，在反相器134和146驱动较大的电容性负载的情况下，从电源轨130汲取电源电流ISUP以对电容性负载进行充电。如果转换不是瞬时的(通常是这种情况)，则在反相器134和146的NMOS和PMOS晶体管同时导通的时间段内，大的直通电流也从电源轨130流出。对于较大的反相器和逻辑电路的链，沿着信号路径的每个中间节点也会在数据输入的每次转换时切换其状态。信号路径电路的电源电流ISUP需求可以近似为在输入数据状态的每次转换时的电荷Q的包。对于对称的互补信号路径，从电源汲取的电荷Q对于输入逻辑状态转换的两个方向是基本相同的。从电源轨130汲取的电荷Q是电源电流ISUP随时间的积分。

[0019] 实际上，电流脉冲的持续时间将与信号路径的传播延迟有关。对于高数据速率和包含多个级的信号路径，传播延迟可能会超过位周期，并且由于连续的数据转换而导致的电源电流脉冲可能会重叠。然而，在任何合理的时间段内通过信号路径从电源轨130汲取的总电荷以及因此的平均电流基本上保持与在该时间段内发生的数据转换的数量成比例。对于具有一定程度随机性的典型串行数据信号，短期转换密度可能会显著地变化。也有数据包含许多转换(例如01010101)的时间段，以及包含很少转换或没有转换的多个连续相同位数(CID)(例如11111111)的其他时间段。因此，由CMOS信号路径100汲取的电源电流ISUP可以表现出显著的短期变化。

[0020] 对于具有电路必须传送的初级数据输入的CMOS信号路径100，其电源电流需求可以近似为在输入数据值的每次转换时从节点130汲取的电荷包。连续变化的数据内容导致电源电流需求的短期变化，从而导致由于节点130的有限AC阻抗引起的电源电压纹波。

[0021] 由电压调节器122提供的电源电流ISUP通过储能电容器149解耦。电压调节器122是具有负反馈回路的线性电压调节器，该电压调节器122不断监测其输出电压并控制传输晶体管126保持期望值VREG。反馈回路具有有限的带宽，并且电压调节器122不能即时响应负载电流的快速变化。电压调节器122的输出通过大的去耦电容器或储能电容器149来稳定，这有助于平滑负载电流的短期变化。

[0022] 在高速串行数据信号的情况下，电压调节器122的标称响应时间可以比数据位周期(databitperiod)长很多倍。因此，如果数据内容突然要求电源电流ISUP大幅增加，则在电压调节器明显地响应之前电压调节器122的标称响应时间可能会是很多个位周期。同时，电源电流ISUP主要由储能电容器149提供。存储在电容器149上的电荷减少，导致电源电压VREG瞬时下降。相反，如果在频繁的数据转换时间段之后是CID的长序列，则电压调节器122可以在短时间内继续提供过剩的电流。储能电容器149吸收过量电流，导致VREG超过标称值。

[0023] 减少电源电压纹波的常规解决方案是增加储能电容器的值。不幸的是，如果在IC内部，则较大的储能电容器可能会消耗芯片的较大面积。还可以通过增加调节器反馈回路带宽来减小纹波，但这通常需要增加功耗。无论哪种方式，使用CMOS逻辑式电路来实现高速串行数据信号路径的原始优势都会被削弱。

[0024] 如本文所述，所提出的解决方案是通过在DATAIN的每次转换时将电荷包供应到电源轨130上来减小电源轨130上的纹波的大小，即前馈补偿。引入的电荷包应大约等于由CMOS信号路径100消耗的电荷Q。用于电源轨130上变化的负载电流的前馈补偿系统与电压调节器122提供的反馈补偿一起工作。前馈系统能够比单独的电压调节器122更快地补偿CMOS信号路径100的变化的电源电流，因为前馈系统通过响应于DATAIN来预测负载电流尖峰的到来，而常规的电压调节器只能追溯地响应。由前馈系统提供的电荷的大小与由信号路径汲取的电荷大致匹配。前馈电流中的任何误差都由电压调节器122校正。只要前馈补偿相当准确，流入和流出储能电容器149并由电压调节器122提供的净电荷就会大大减少。还减少了电源轨130上的电压纹波，从而提供了CMOS信号路径100的抖动性能的相应改善。

[0025] 由前馈补偿电路所输送的波形的精确时序和形状也不是关键的，因为储能电容器可以很容易地提供或吸收在通过信号路径传播数据转换的非常短的时间内发生的任何暂时的电荷不足或过剩。与仅具有常规电压调节器的系统不同，这种电荷不足或过剩不会在多个位周期内累积。

[0026] 在一个实施例中，为了实现前馈补偿并提供电荷包以补偿在高速操作和变化的负载期间电源电流的变化，电荷泵电路150响应于DATAIN上的转换将补偿电流ICOMP注入节点130。电荷泵电路150包括具有开关电路156和160以及电容器158的第一单元。开关电路156的端子156a耦合到电容器158的第一端子。开关电路156的端子156b耦合到工作在正电势VA上的电源导体152。开关电路156的端子156c耦合到节点130。开关电路160的端子160a耦合到电容器158的第二端子。开关电路160的端子160b耦合到电源导体138。开关电路160的端子160c耦合到电源导体152。电荷泵的电源VA可以由单独的电压调节器(未示出)提供。VA上的纹波大小比VREG上的纹波大小的重要性低，因此VA可能由更简单的电压调节器产生，并带有相对较小的去耦电容器。

[0027] 电荷泵电路150还包括具有开关电路164和170以及电容器166的第二单元。开关电路164的端子164a耦合到电容器166的第一端子。开关电路164的端子164b耦合到电源导体152。开关电路156的端子164c耦合到节点130。开关电路170的端子170a耦合到电容器166的第二端子。开关电路170的端子170b耦合到电源导体138。开关电路170的端子170c耦合到电源导体152。电荷泵的电源VA可以由单独的电压调节器(未示出)提供。

[0028] 电荷泵150在DATAIN及其补码的每次转换时将确定量的电荷输送到电源轨130上。当DATAIN为逻辑1时，端子156a连接到端子156b，端子160a连接到端子160b。电容器158(C158)通过VA充电至Q＝C158*VA。在相反的阶段，DATAIN为逻辑0时，端子156a连接到端子
156c，端子160a连接到端子160c。电容器158耦合在VA与节点130之间。电容器158的端电压变为(VREG-VA)，向节点130提供ΔQ＝C158*(2VA-VREG)作为电流脉冲ICOMP。在一实施例中，VA＝VREG且ΔQ＝C158*VA。第一电荷泵单元和第二电荷泵单元被锁定在DATAIN的相反相位上，并相加以在数据信号的上升沿和下降沿产生电流ICOMP的脉冲。

[0029] 选择电容器158和电容器166的值以及VA，使得由电荷泵150输送的电荷ΔQ的包的补偿大约等于在每次数据转换时由CMOS信号路径100从电源轨130消耗的电荷。减少了流入和流出储能电容器149的净电荷，并且电压调节器122需要提供相对较小的电流，以克服ISUP和ICOMP的平均值之间的任何失配。储能电容器149的值远大于电容器158和166的值，从而确保由CMOS信号路径100消耗的电荷与由电荷泵150输送的电荷之间的任何暂时失配引起对VREG的最小干扰。具有电荷泵150的前馈补偿可显著减少CMOS信号路径100中的电源纹波和抖动，而无需储能电容器149的大面积增加。

[0030] 图2中描绘的简化的概念性电压调节器122仅能够向其负载提供电流，而不能吸收电流，因此其可以校正ISUP和ICOMP之间的一种失配的极性。因此，可以选择电容器158和166，以使ICOMP平均总是小于ISUP。替代地，可以将恒定电流吸收器施加到电压调节器122的输出端。在另一个实施例中，电压调节器122使用推挽式输出级，其同样能够提供或吸收输出电流，并且能够校正任一极性的ICOMP和ISUP的失配。

[0031] 图3示出了前馈补偿的另一种实现。如图2所述提供CMOS信号路径100。具有相同附图标记的元件执行类似的功能。DATAIN及其补码耦合到电平移位器190的输入端。电平移位器190的输出端耦合到串联反相器或缓冲器192和串联反相器或缓冲器194的输入端，作为补偿电路195的一部分。补偿电路195被有效地堆叠在CMOS信号路径100上，使得补偿电路195的负电源中的电流直接流入CMOS信号路径100的正电源。电平移位器190将DATAIN及其补码的逻辑电平转化为在VB和VREG之间的开关串联反相器192和194。例如，如果反相器136和144以0伏操作逻辑0并且以1伏操作逻辑1，则电平移位器190使反相器192和194以1伏操作逻辑0并且以2伏操作逻辑1。反相器192和194从工作在大约等于2*VREG的VB下的电源导体
196接收工作电势。串联反相器192和194包含足够的逻辑级和足够的负载电容，以使其电源电流需求与CMOS信号路径100的电源电流需求相匹配。

[0032] 补偿电路195有效地是CMOS信号路径100的副本，因为它模仿了CMOS信号路径100的动态电源电流消耗，并且在DATAIN及其补码的每次转换时将电荷包提供给节点130。补偿电路195在每次数据转换时消耗的电荷量基本上与CMOS信号路径100相同。电荷最初是从VB轨汲取的，并被整流到电源轨130，以补偿CMOS信号路径100汲取的等量的电荷。电压调节器122上的净负载电流以及VREG上的纹波大小都大大减小了。

[0033] 补偿电路195的一个优点是使用了与CMOS信号路径100类似的逻辑式元件。电源电流对温度和其他变量的依赖性趋向于跟踪CMOS信号路径100对温度和其他变量的依赖性。在操作条件和制造工艺变化的范围内，补偿的精度得以提高。通过调节补偿电路195的逻辑元件中的相对负载电容和晶体管尺寸，可以优化跟踪的精度，以控制电容性电荷泵效应和CMOS逻辑直通电流对总补偿电流的相对贡献。

[0034] 图4示出了前馈补偿的另一种实现。如图2所述提供CMOS信号路径100。具有相同附图标记的元件执行类似的功能。电压调节器212包括放大器214，放大器214在其同相输入端接收参考电压VREF。放大器214的输出端耦合到晶体管216的栅极。晶体管216的源极在节点218处耦合到放大器214的反相输入端。晶体管216的漏极耦合到PMOS晶体管220和226，PMOS晶体管220和226布置为1：n比例的电流镜像。晶体管226的漏极耦合到节点130以向节点130提供补偿电流ICOMP，该补偿电流ICOMP用作反相器134和146的电源轨，例如1-2伏。

[0035] DATAIN耦合到串联反相器或缓冲器236的输入端，DATAIN的补码耦合到串联反相器或缓冲器240的输入端，作为补偿电路230的一部分。反相器236和240从节点218接收工作电势。补偿电路230可在串联反相器236和240的输出端处包括负载电容器238和242。带各自的负载电容的串联反相器236和240在它们的动态电源电流方面表示CMOS信号路径100的缩小比例的副本，并对串联反相器236和240的大小进行调整，以使其电源电流需求(ICOMP/n)为CMOS信号路径100的电源电流需求的1/n。

[0036] 补偿电路230使用单独的电压调节器212。感测缩放后的副本信号路径的电源电流ICOMP/n，并以1：n的比例通过电流镜像220-226重新缩放，以生成到节点130的ICOMP。补偿电路230模拟CMOS信号路径100的动态电源电流消耗，并在DATAIN及其补码的每次转换时向节点
130提供电荷包。电压调节器122上的净负载电流以及VREG上的纹波大小都大大减小了。

[0037] 总之，已经在图2-4的各种实施例中示出了补偿电路，以生成ICOMP以匹配ISUP的瞬态行为并减少调节后电源VREG上的干扰和纹波。该补偿减少了CMOS信号路径100的输出上的抖动，并为串联反相器134和146保持恒定、稳定、隔离和专用的电源电压。

[0038] 虽然已经详细示出了本发明的一个或更多个实施例，但是本领域技术人员将理解，可以在不脱离如所附权利要求书中阐述的本发明范围的情况下，对那些实施例进行修改和改编。