一种磁传感器芯片抗电磁干扰结构及其制备方法

摘要

本发明公开了一种磁传感器芯片抗电磁干扰结构及其制备方法，所述磁传感器芯片抗电磁干扰结构包括并联设置在磁编码器磁码盘上的多组惠斯通双电桥结构；每组所述惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组所述惠斯通双电桥结构的电角度为360°；电角度定义为：用磁编码器磁传感器芯片测量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角度。本发明基于磁编码器磁码盘的磁极宽度以及磁码盘尺寸，将通用的磁传感器芯片惠斯通双电桥结构改为多组惠斯通双电桥空间并联结构，以多组惠斯通双电桥结构测量结果的均值作为输出电压值，能够有效降低磁传感器输出电压信号的波动范围，提高其抗电磁干扰性能。

权利要求

1.一种磁传感器芯片抗电磁干扰结构，其特征在于，包括并联设置在磁编码器磁码盘上的多组惠斯通双电桥结构；

每组所述惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组所述惠斯通双电桥结构的电角度为360°；所述电角度α定义为：用磁编码器磁传感器芯片测量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角度，u＝UmSinα，Um为最大输出电压幅值；

多组所述惠斯通双电桥结构测量结果的均值作为惠斯通电桥电压的输出电压值；

惠斯通双电桥结构的组数n根据磁编码器磁码盘的磁极宽度以及磁码盘尺寸进行设定，所述磁传感器芯片抗电磁干扰结构中包含的惠斯通双电桥结构的组数2≤n≤15。

2.一种磁传感器芯片抗电磁干扰结构的制备方法，其特征在于，包括以下步骤：根据磁编码器磁码盘的磁极宽度以及磁码盘尺寸，在所述磁编码器磁码盘上并联设置多组惠斯通双电桥结构；

每组所述惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组所述惠斯通双电桥结构的电角度为360°；所述电角度α定义为：用磁编码器磁传感器芯片测量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角度，u＝UmSinα，Um为最大输出电压幅值；

多组所述惠斯通双电桥结构测量结果的均值作为惠斯通电桥电压的输出电压值；

惠斯通双电桥结构的组数n根据磁编码器磁码盘的磁极宽度以及磁码盘尺寸进行设定，所述惠斯通双电桥结构的组数2≤n≤15。

说明书

一种磁传感器芯片抗电磁干扰结构及其制备方法

技术领域

[0001] 本发明涉及磁传感器芯片技术领域，特别涉及一种用于磁编码器的各向异性磁传感器芯片抗电磁干扰结构及其制备方法。

背景技术

[0002] 各向异性磁电阻(AMR)效应是自旋电子学中非常重要的一种物理效应，1857年AMR效应由William Thomson在Fe和Ni中发现，1971年Hunt首次提出利用NiFe薄膜的AMR效应来
制造磁盘磁头后，该效应才得到重视和研究。基于NiFe薄膜的AMR传感器芯片具有对磁场方
向敏感、灵敏度高、体积小、可靠性高、温度特性好、工作频率高、耐恶劣环境能力强等优点,
目前已被广泛应用于汽车定位、车载电流传感、地磁导航、磁编码器等领域。基于NiFe薄膜
AMR效应的器件核心常采用Ta/NiFe/Ta结构，研究表明NiFe体系中一些杂质元素的加入容
易改变薄膜性能。Pt插层就对Ta/NiFe/Ta薄膜性能有影响，Pt的引入一方面可以阻止Ta/
NiFe的界面反应提高热稳定性，另一方面由于Pt的强自旋—轨道耦合作用能够提高AMR值。
虽然Pt可以阻止Ta扩散并且具有强的耦合作用，但是其本身也具有一定程度的分流作用，
后来氧化物在AMR体系中的作用逐渐引起人们的注意，在Ta/NiFe/Ta结构中插入MgO，经退
火后，薄膜的磁电阻值有了大幅度提高。

[0003] 制作AMR磁传感器芯片时，NiFe薄膜的磁电阻值固然重要，但其传感器芯片的结构设计也很重要。通常设计成惠斯通电桥结构(通用结构)，以补偿温度漂移并使信号输出加
倍。图1是常用于磁编码器的惠斯通双电桥结构磁传感器芯片设计原理图，然而利用该结构
的磁传感器芯片工作时其抗电磁干扰效果并不是特别好，需要进行改进。

发明内容

[0004] 本发明的目的在于提供一种磁传感器芯片抗电磁干扰结构及其制备方法，以提高磁传感器芯片工作时的抗电磁干扰能力。

[0005] 为解决上述技术问题，本发明的实施例提供如下方案：

[0006] 一方面，提供了一种磁传感器芯片抗电磁干扰结构，包括并联设置在磁编码器磁码盘上的多组惠斯通双电桥结构。

[0007] 优选地，每组所述惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组所述惠斯通双电桥结构的电角度为360°；所述电角度α定义为：用磁编码器磁传感器芯
片测量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角度，u
＝UmSinα，Um为最大输出电压幅值。

[0008] 优选地，所述磁传感器芯片抗电磁干扰结构中包含的惠斯通双电桥结构的组数2≤n≤15。

[0009] 优选地，多组所述惠斯通双电桥结构测量结果的均值作为惠斯通电桥电压的输出电压值。

[0010] 一方面，提供了一种磁传感器芯片抗电磁干扰结构的制备方法，包括以下步骤：

[0011] 根据磁编码器磁码盘的磁极宽度以及磁码盘尺寸，在所述磁编码器磁码盘上并联设置多组惠斯通双电桥结构。

[0012] 优选地，每组所述惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组所述惠斯通双电桥结构的电角度为360°；所述电角度α定义为：用磁编码器磁传感器芯
片测量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角度，u
＝UmSinα，Um为最大输出电压幅值。

[0013] 优选地，所述惠斯通双电桥结构的组数2≤n≤15。

[0014] 优选地，多组所述惠斯通双电桥结构测量结果的均值作为惠斯通电桥电压的输出电压值。

[0015] 本发明实施例提供的技术方案带来的有益效果至少包括：

[0016] 本发明实施例中，基于磁编码器磁码盘的磁极宽度以及磁码盘尺寸，将通用的磁传感器芯片惠斯通双电桥结构改为多组惠斯通双电桥空间并联结构，每组惠斯通双电桥包
括两个惠斯通电桥，以多组惠斯通双电桥结构测量结果的均值作为输出电压值，能够有效
降低磁传感器输出电压信号的波动范围，显著提高其抗电磁干扰性能。

附图说明

[0017] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于
本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他
的附图。

[0018] 图1是现有技术中的用于磁编码器的惠斯通双电桥结构磁传感器芯片设计原理图；

[0019] 图2是本发明实施例提供的一种磁传感器芯片抗电磁干扰结构的设计原理图；

[0020] 图3是本发明实施例提供的5组惠斯通双电桥结构及设计原理图。

具体实施方式

[0021] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

[0022] 本发明的实施例首先提供了一种磁传感器芯片抗电磁干扰结构，所述磁传感器芯片抗电磁干扰结构包括并联设置在磁编码器磁码盘上的多组惠斯通双电桥结构。如图2所
示，包括第1组、第2组、......、第n组，共n组惠斯通双电桥结构，每组惠斯通双电桥结构包
括两个惠斯通电桥。

[0023] 本发明实施例中，将通用的磁传感器芯片惠斯通双电桥结构改为多组惠斯通双电桥空间并联结构，每组惠斯通双电桥包括两个惠斯通电桥，以多组惠斯通双电桥结构测量
结果的均值作为惠斯通电桥电压的输出电压值，能够有效降低磁传感器输出电压信号的波
动范围，显著提高其抗电磁干扰性能。

[0024] 进一步地，每组惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组惠斯通双电桥结构的电角度为360°。其中，电角度α定义为：用磁编码器磁传感器芯片测
量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角度，u＝
UmSinα，Um为最大输出电压幅值。

[0025] 通常，惠斯通双电桥结构的组数n根据磁编码器磁码盘的磁极宽度以及磁码盘尺寸进行设定，作为本发明的一种优选实施方式，惠斯通双电桥结构的组数2≤n≤15。

[0026] 图3是本发明实施例提供的5组惠斯通双电桥结构及设计原理图。在直径为64.35毫米的磁码盘上写入512个N‑S磁极，设计了包含5组惠斯通双电桥结构的磁传感器芯片。

[0027] 使用5组惠斯通双电桥结构测量结果的均值作为惠斯通电桥电压的输出电压值，经测试表明，磁传感器芯片输出电压信号的波动范围由原来通用结构芯片的0.1V降低到
0.03V，抗电磁干扰性能明显提高。

[0028] 相应地，本发明的实施例还提供了一种磁传感器芯片抗电磁干扰结构的制备方法，该方法包括以下步骤：

[0029] 根据磁编码器磁码盘的磁极宽度以及磁码盘尺寸，在所述磁编码器磁码盘上并联设置多组惠斯通双电桥结构。

[0030] 进一步地，每组所述惠斯通双电桥结构之内的两个惠斯通电桥的电角度为90°，相邻两组所述惠斯通双电桥结构的电角度为360°；所述电角度α定义为：用磁编码器磁传感器
芯片测量码盘磁极信号时，磁传感器芯片中惠斯通电桥输出电压弦波信号对应的相位角
度，u＝UmSinα，Um为最大输出电压幅值。

[0031] 进一步地，所述惠斯通双电桥结构的组数2≤n≤15。

[0032] 进一步地，多组所述惠斯通双电桥结构测量结果的均值作为惠斯通电桥电压的输出电压值。

[0033] 本发明基于磁编码器磁码盘的磁极宽度以及磁码盘尺寸，将通用的磁传感器芯片惠斯通双电桥结构改为多组惠斯通双电桥空间并联结构，每组惠斯通双电桥包括两个惠斯
通电桥，以多组惠斯通双电桥结构测量结果的均值作为输出电压值，能够有效降低磁传感
器输出电压信号的波动范围，显著提高其抗电磁干扰性能。

[0034] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。