半导体器件的深阱电压的控制方法

摘要

本发明提供一种半导体器件的深阱电压的控制方法，所述半导体器件包括第一衬底、设置在第一衬底上的第一阱及设置在所述第一阱上的第二阱，所述控制方法包括：当对所述第二阱施加负电压时，降低所述第一阱的电压。本发明的优点是，通过降低第一阱电压的方式减小半导体器件的第二阱和第一阱之间的寄生电容，进而减小寄生电容消耗的电流，提高电路性能。

权利要求

1.一种半导体器件的深阱电压的控制方法，所述半导体器件包括第一衬底、设置在第一衬底上的第一阱及设置在所述第一阱上的第二阱，其特征在于，所述控制方法包括：当对所述第二阱施加负电压时，降低所述第一阱的电压，降低所述第一阱的电压的方法是，停止对所述第一阱施加电压，通过所述第二阱施加的负电压确定所述第一阱的当前电压，所述当前电压满足如下公式：Vdnw＝Vdd‑|Vneg|*Cj1/(Cj1+Cj2)，其中，Vdnw为所述第一阱的当前电压，Vdd为所述第一阱的初始电压，Vneg为向所述第二阱施加的负电压，Cj1为所述第二阱与所述第一阱之间的边界处形成的寄生电容，Cj2为所述第一阱与所述第一衬底之间的边界处形成的寄生电容。

2.根据权利要求1所述的深阱电压的控制方法，其特征在于，所述第一衬底的类型与第二阱的类型相同，与所述第一阱的类型相反。

3.根据权利要求1所述的深阱电压的控制方法，其特征在于，所述第一衬底是P衬底，所述第一阱是深N阱，所述第二阱是P阱。

4.根据权利要求1所述的半导体器件的深阱电压的控制方法，其特征在于，当停止对所述第二阱施加负电压时，将所述第一阱的电压恢复至所述初始电压。

5.根据权利要求1所述的半导体器件的深阱电压的控制方法，其特征在于，所述控制方法进一步包括：在停止对所述第一阱施加电压后，监测所述第一阱电压，若所述第一阱电压小于一设定电压，则将所述设定电压施加于所述第一阱，作为所述第一阱的当前电压。

6.根据权利要求5所述的半导体器件的深阱电压的控制方法，其特征在于，若所述第一阱电压大于或等于所述设定电压，则保持所述第一阱的当前电压。

7.根据权利要求1所述的半导体器件的深阱电压的控制方法，其特征在于，对所述第一阱停止施加电压的方法是，断开所述第一阱与电源的电连接。

说明书

半导体器件的深阱电压的控制方法

技术领域

[0001] 本发明涉及集成电路领域，尤其涉及一种半导体器件的深阱电压的控制方法。

背景技术

[0002] 在3D NAND存储器中，在某些情况下需要对NMOS晶体管的P阱施加负电压，因此，通常采用深N阱(DNW，Deep NWell)来隔离NMOS晶体管。具体地说，深N阱形成在P衬底之上，P阱
形成在深N阱之上，NMOS晶体管的漏极和源极形成在P阱中的n型区域，所述深N阱将P衬底与
P阱隔离。

[0003] 使用深N阱将P衬底与P阱隔离的一个问题是，在P阱和深N阱之间的边界处以及在深N阱和P衬底之间的边界处会形成寄生电容。通常，在一个P衬底上可能形成有多个NMOS晶
体管，当NMOS晶体管过多时，寄生电容会很大。当P阱被施加负电压时，寄生电容将消耗大电
流，对电路性能具有不良影响。

[0004] 因此，如何减小寄生电容消耗的电流，成为目前亟需解决的问题。

发明内容

[0005] 本发明所要解决的技术问题是，提供一种半导体器件的深阱电压的控制方法，其能够减小寄生电容消耗的电流。

[0006] 为了解决上述问题，本发明提供了一种半导体器件的深阱电压的控制方法，所述半导体器件包括第一衬底、设置在第一衬底上的第一阱及设置在所述第一阱上的第二阱，
所述控制方法包括：当对所述第二阱施加负电压时，降低所述第一阱的电压。

[0007] 进一步，所述第一衬底的类型与第二阱的类型相同，与所述第一阱的类型相反。

[0008] 进一步，所述第一衬底是P衬底，所述第一阱是深N阱，所述第二阱是P阱。

[0009] 进一步，降低所述第一阱的电压的方法是，对所述第一阱施加预设电压，使所述第一阱的电压由初始电压降低至预设电压。

[0010] 进一步，所述初始电压为电源电压。

[0011] 进一步，所述第二阱具有一初始电压，所述第一阱的所述初始电压降低至所述预设电压的斜坡时间与所述第二阱的初始电压降至所述负电压的斜坡时间相同。

[0012] 进一步，当停止对所述第二阱施加负电压时，将所述第一阱的电压由所述预设电压恢复至所述初始电压。

[0013] 进一步，降低所述第一阱的电压的方法是，停止对所述第一阱施加电压，通过所述第二阱施加的负电压确定所述第一阱的当前电压。

[0014] 进一步，所述当前电压满足如下公式：

[0015] Vdnw＝Vdd‑|Vneg|*Cj1/(Cj1+Cj2)

[0016] 其中，Vdnw为所述第一阱的当前电压，Vdd为所述第一阱的初始电压，Vneg为向所述第二阱施加的负电压，Cj1为所述第二阱与所述第一阱之间的边界处形成的寄生电容，
Cj2为所述第一阱与所述第一衬底之间的边界处形成的寄生电容。

[0017] 进一步，所述控制方法进一步包括：在停止对所述第一阱施加电压后，监测所述第一阱电压，若所述第一阱电压小于一设定电压，则将所述设定电压施加于所述第一阱，作为
所述第一阱的当前电压。

[0018] 进一步，若所述第一阱电压大于或等于所述设定电压，则保持所述第一阱的当前电压。

[0019] 进一步，对所述第一阱停止施加电压的方法是，断开所述第一阱与电源的电连接。

[0020] 本发明的优点是，通过降低第一阱电压的方式减小半导体器件的第二阱和第一阱之间的寄生电容，进而减小寄生电容消耗的电流，提高电路性能。

附图说明

[0021] 图1是半导体器件的一截面示意图；

[0022] 图2是现有技术中对P阱施加负电压前后P阱及深N阱的电压变化示意图；

[0023] 图3是本发明第一实施例对P阱施加负电压前后P阱及深N阱的电压变化示意图；

[0024] 图4是本发明第二实施例对P阱施加负电压前后P阱及深N阱的电压变化示意图；

[0025] 图5是本发明第三实施例对P阱施加负电压前后P阱及深N阱的电压变化示意图。

具体实施方式

[0026] 下面结合附图对本发明提供的半导体器件的深阱电压的控制方法的具体实施方式做详细说明。

[0027] 图1是半导体器件的一截面示意图。请参阅图1，在P衬底100上形成有深N阱110，在深N阱110上形成有P阱120，NMOS晶体管的漏极D和源极S形成在P阱120中的n型区域，所述深
N阱110将P衬底100与P阱120隔离。其中，在P阱120和深N阱110之间的边界处会形成寄生电
容Cj1，以及在深N阱110和P衬底100之间的边界处会形成寄生电容Cj2。通常，在一个P衬底
上可能形成有多个NMOS晶体管，当NMOS晶体管过多时，寄生电容Cj1及Cj2会很大。当P阱120
施加负电压时，寄生电容Cj1将消耗大电流，对电路性能具有不良影响。

[0028] 因此，本发明提供一种半导体器件的深阱电压的控制方法，其能够减小半导体器件的第一阱与第二阱之间的寄生电容，进而减小寄生电容消耗的电流，提高电路性能。

[0029] 所述半导体器件包括第一衬底、设置在第一衬底上的第一阱及设置在所述第一阱上的第二阱。其中，所述第一衬底的类型与第二阱的类型相同，与所述第一阱的类型相反。
例如，在该实施例中，请参阅图1，所述第一衬底为P衬底100，所述第一阱为深N阱110，所述
第二阱为P阱120。在本发明其他实施例中，所述第一衬底也可为N衬底，所述第一阱为深P
阱，所述第二阱为N阱。

[0030] 所述控制方法包括：当对所述第二阱施加负电压时，降低所述第一阱的电压。具体地说，在本实施例中，所述控制方法包括：当对所述P阱120施加负电压时，降低所述深N阱
110的电压，则在p阱120和深N阱110之间的边界处的电压差会减小，从而使得在p阱120和深
N阱110之间的边界处形成的寄生电容会减小，进而减小寄生电容消耗的电流。

[0031] 图2是现有技术中对P阱施加负电压前后P阱120及深N阱110的电压变化示意图，图3是本发明第一实施例对P阱施加负电压前后P阱120及深N阱110的电压变化示意图。在第一
实施例中，降低所述深N阱110的电压的方法是，对所述深N阱110施加一预设电压，使所述深
N阱110的电压由初始电压降低至预设电压。

[0032] 请参阅图1及图2，在现有技术中，对半导体器件的P阱120施加使能负电压Vneg_en之前，P阱120的电压为Vss，深N阱110的电压为Vdd，对P阱120施加使能负电压Vneg_en后，P
阱120的电压由初始电压Vss变为Vneg，深N阱110的电压不变，依然为Vdd，则在p阱120和深N
阱110之间的边界处的电压差为Vdd‑Vneg。

[0033] 请参阅图1及图3，在本发明控制方法中，对半导体器件的P阱120施加使能负电压Vneg_en之前，P阱120的电压为Vss，深N阱110的电压为初始电压Vdd，对P阱120施加使能负
电压Vneg_en，P阱120的电压由初始电压Vss变为Vneg；同时，对所述深N阱110施加预设电压
Vdnw，深N阱110的电压降低为预设电压Vdnw。在p阱120和深N阱110之间的边界处的电压差
为Vdnw‑Vneg，而预设电压Vdnw小于初始电压Vdd，则p阱120和深N阱110之间的边界处的电
压差相较于现有技术中的电压差减小，使得在p阱120和深N阱110之间的边界处形成的寄生
电容Cj1会减小，进而减小寄生电容Cj1消耗的电流，降低了对电路性能的影响。

[0034] 进一步，在本实施例中，可通过半导体器件的控制电路对所述深N阱110施加所述预设电压Vdnw。其中，所述预设电压Vdnw小于所述初始电压Vdd，以实现降低p阱120和深N阱
110之间的边界处的电压差的目的。进一步，所述初始电压Vdd可为电源电压。

[0035] 进一步，在本实施例中，请参阅图3，当停止对所述P阱120施加负电压时，将所述深N阱110的电压由所述预设电压Vdnw恢复至所述初始电压Vdd，以避免在P阱未施加负电压时
深N阱110的电压过低而影响半导体器件的性能。

[0036] 进一步，当对半导体器件的P阱120施加使能负电压Vneg_en时，所述深N阱110的所述初始电压Vdd降低至所述预设电压Vdnw的斜坡时间t1与所述P阱120的初始电压Vss降至
所述负电压Vneg的斜坡时间t2相同，以使所述深N阱110电压的变化与P阱电压变化同步，以
更有效地减少寄生电容，进而减少电流的消耗。

[0037] 在本发明第一实施例中，对所述深N阱110施加预设电压，以实现将所述深N阱110的电压由初始电压Vdd降低至预设电压Vdnw的目的。在本发明其他实施例中，也可采用其他
方法降低所述深N阱110的电压。例如，在本发明第二实施例中，降低所述深N阱的电压的方
法是，停止对所述深N阱施加电压，通过对所述P阱施加的负电压确定所述深N阱的当前电
压。

[0038] 具体地说，图4是本发明第二实施例对P阱施加负电压前后P阱120及深N阱110的电压变化示意图，请参阅图1及图4，在本实施例中，当对所述P阱120施加使能负电压Vneg_en
时，停止对所述深N阱110施加电压。即对所述P阱120施加使能负电压Vneg_en时，控制器不
对所述深N阱110施加电压。其中，可通过切断深N阱110与电源电连接的方式实现不对所述
深N阱110施加电压的目的。

[0039] 在第二实施例中，对半导体器件的P阱120施加使能负电压Vneg_en之前，P阱120的电压为Vss，深N阱110的电压为初始电压Vdd，对P阱120施加使能负电压Vneg_en，P阱120的
电压由初始电压Vss变为Vneg；同时，停止对所述深N阱110施加电压，深N阱110的电压降低，
所述深N阱的当前电压通过所述P阱120施加的负电压Vneg确定。由于未对所述深N阱110施
加电压，因此，在图4中采用虚线示意所述深N阱110的电压的变化。

[0040] 具体地说，所述当前电压满足如下公式：

[0041] Vdnw＝Vdd‑|Vneg|*Cj1/(Cj1+Cj2)

[0042] 其中，Vdnw为所述深N阱的当前电压，Vdd为所述深N阱的初始电压，Vneg为向所述P阱施加的负电压，Cj1为所述P阱与所述深N阱之间的边界处形成的寄生电容，Cj2为所述深N
阱与所述P衬底之间的边界处形成的寄生电容。

[0043] 在第二实施例中，虽然未对所述深N阱施加预设电压，但是，由于其初始电压为电源电压，则在停止对所述深N阱110施加电压后，其当前电压相对于电源电压必然会下降，从
而实现降低所述p阱120和深N阱110之间的边界处的电压差的目的。

[0044] 进一步，在本实施例中，请参阅图4，当停止对所述P阱120施加负电压时，重新对所述深N阱施加初始电压Vdd，以使深N阱恢复初始电压，以避免在P阱未施加负电压时深N阱
110的电压过低而影响半导体器件的性能。

[0045] 发明人发现，当对半导体器件的P阱120施加使能负电压Vneg_en时，深N阱110的电压降低过多，对半导体器件的性能也会产生较大影响。在第二实施例中，由于停止对所述深
N阱110施加电压，则所述深N阱的当前电压由深N阱的初始电压Vdd、所述P阱120施加的负电
压Vneg、所述P阱与所述深N阱之间的边界处形成的寄生电容Cj1及所述深N阱与所述P衬底
之间的边界处形成的寄生电容Cj2确定，这使得深N阱的当前电压可能会存在过低的情况。
为了解决该问题，本发明还提供一第三实施例。图5是本发明第三实施例对P阱施加负电压
前后P阱120及深N阱110的电压变化示意图，请参阅图5，在本发明第三实施例中，增加了对
深N阱110的电压变化的限制。

[0046] 具体地说，设置一设定电压Vclamp，如图中实线所示。在停止对所述深N阱110施加电压后，监测所述深N阱110的当前电压，此时，所述深N阱110的当前电压与第二实施例所述
的当前电压相同。若所述深N阱110的当前电压Vdnw小于所述设定电压Vclamp，则将所述设
定电压施加于所述深N阱110，作为所述深N阱110的当前电压，以避免所述深N阱110的电压
降低过多。若所述深N阱110的当前电压Vdnw大于或等于所述设定电压Vclamp，则保持所述
深N阱110的当前电压，即不对所述深N阱110施加所述设定电压Vclamp。其中，所述设定电压
Vclamp的选取可根据所述半导体器件的时间需求选取。

[0047] 在本发明第三实施例中，通过设置设定电压Vclamp来限制所述深N阱110的电压，避免其降低过多而影响半导体器件的性能。

[0048] 本发明半导体器件的深N阱电压的控制方法能够减小半导体器件的p阱和深N阱之间的寄生电容，进而减小寄生电容消耗的电流，提高电路性能。发明人发现，在3D NAND存储
器的读取器件，采用本发明的控制方法，电流消耗能够节省约0.5％，大大提高的存储器的
性能。

[0049] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为
本发明的保护范围。