一种集成电路的制备方法

摘要

本发明公开一种集成电路的制备方法，其至少包括以下步骤：提供一机台；机台上放置一晶圆衬底；在晶圆衬底上形成多个形状和尺寸相同的芯片区域，每个所述芯片区域之间通过切割道区域进行分离，每个芯片区域内包含阵列排布的多个芯片或/和按非阵列排布的多个芯片；在芯片上设置第二光罩，第二光罩的边缘区域处设有第二图形和第三图形，通过第二光罩在每个芯片区域之间的切割道区域的位置形成相同的且分别与第二图形和第三图形对应的多个第二图案和多个第三图案；在芯片上形成电极层，电极层通过多个第二图案和多个第三图案进行对准。本发明解决了不同晶圆产品需要单独制作符合需求的电极对位层光罩而造成资源浪费的问题。

权利要求

1.一种集成电路的制备方法，其特征在于，其包括以下步骤：提供一机台；

在所述机台的台面上放置一晶圆衬底；

在所述晶圆衬底上形成多个形状和尺寸相同的芯片区域，每个所述芯片区域之间通过切割道区域进行分离，每个所述芯片区域内包含多个阵列排布的芯片或/和多个非阵列排布的芯片，所述芯片的制备方法包括：提供一第一光罩，所述第一光罩的边缘区域处设有多个第一图形，通过所述第一光罩在所述晶圆衬底的对应切割道区域的位置形成分别与所述多个第一图形对应的多个第一图案；

利用所述多个第一图案使所述第一光罩与所述机台对准；

在所述晶圆衬底上形成多层薄膜层；

在所述芯片的所述多层薄膜层上设置第二光罩，所述第二光罩的边缘区域处设有第二图形和第三图形，通过所述第二光罩在每个所述芯片区域之间的所述切割道区域的位置形成相同的且分别与所述第二图形和所述第三图形对应的多个第二图案和多个第三图案；

在所述芯片的所述多层薄膜层上形成电极层，所述电极层通过所述多个第二图案和所述多个第三图案进行对准；

其中，所述多个第一图案、所述多个第二图案和所述多个第三图案之间不重叠；

所述第二图案与所述第三图案之间的间隔距离大于10μm。

2.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第一图案、所述第二图案和所述第三图案的边框区域与中间区域的水平高度不相同。

3.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第二图案和所述第三图案的形状不相同。

4.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第二图案和所述第三图案的外框尺寸不相同。

5.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第二图案和所述第三图案沿所述芯片区域的外框间隔设置。

6.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第二图案合围的面积大于所述第三图案合围的面积。

7.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第二光罩与所述第一光罩相同。

8.根据权利要求1所述一种集成电路的制备方法，其特征在于，所述第一光罩上还设有所述第二图形和所述第三图形。

说明书

一种集成电路的制备方法

技术领域

[0001] 本发明属于集成电路技术领域，特别是涉及一种集成电路的制备方法。

背景技术

[0002] 集成电路制造过程中需要在晶圆上形成有效芯片，为保证芯片的质量，不同的膜层之间需要保证套合精度，故对位膜层需要形成有效图形，以供各膜层对位使用。目前现有技术，可以将在晶圆上形成的集成电路产品分为阵列式晶圆产品和多项目晶圆产品，阵列式晶圆产品即各芯片相同，且呈阵列式排布，多项目晶圆产品即各个芯片型号不同，尺寸形状皆可不相同，且排布上呈非阵列的形态，这些不同晶圆产品的制作过程都要使用电极对位层单独形成对位标记，电极对位层仅为了形成用来对位的对位标记，而所有的对位标记又都只在切割道区域随机摆放，所以用到电极对位层的产品都需要制作符合需求的电极对位层光罩，由于光罩制作成本较高，造成成本资源浪费。

发明内容

[0003] 本发明的目的在于提供一种集成电路的制备方法，解决了不同晶圆产品需要单独制作符合需求的电极对位层光罩，因此造成成本资源浪费的问题。

[0004] 为解决上述技术问题，本发明是通过以下技术方案实现的：

[0005] 本发明提供一种集成电路的制备方法，其至少包括以下步骤：

[0006] 提供一机台；

[0007] 在所述机台的台面上放置一晶圆衬底；

[0008] 在所述晶圆衬底上形成多个形状和尺寸相同的芯片区域，每个所述芯片区域之间通过切割道区域进行分离，每个所述芯片区域内包含多个阵列排布的芯片或/和多个非阵列排布的芯片，所述芯片的制备方法包括：

[0009] 提供一第一光罩，所述第一光罩的边缘区域处设有多个第一图形，通过所述第一光罩在所述晶圆衬底的对应切割道区域的位置形成分别与所述多个第一图形对应的多个第一图案；

[0010] 利用所述多个第一图案使所述第一光罩与所述机台对准；

[0011] 在所述晶圆衬底上形成多层薄膜层；

[0012] 在所述芯片的所述多层薄膜层上设置第二光罩，所述第二光罩的边缘区域处设有第二图形和第三图形，通过所述第二光罩在每个所述芯片区域之间的所述切割道区域的位置形成相同的且分别与所述第二图形和所述第三图形对应的多个第二图案和多个第三图案；

[0013] 在所述芯片的所述多层薄膜层上形成电极层，所述电极层通过所述多个第二图案和所述多个第三图案进行对准。

[0014] 在本发明的一个实施例中，所述多个第二图案和多个第三图案之间不重叠。

[0015] 在本发明的一个实施例中，所述第一图案、第二图案和第三图案的边框区域与中间区域的水平高度不相同。

[0016] 在本发明的一个实施例中，所述第二图案和第三图案的形状不相同。

[0017] 在本发明的一个实施例中，所述第二图案和第三图案的外框尺寸不相同。

[0018] 在本发明的一个实施例中，所述第二图案和第三图案沿所述芯片区域的外框间隔设置。

[0019] 在本发明的一个实施例中，所述第二图案合围的面积大于所述第三图案合围的面积。

[0020] 在本发明的一个实施例中，所述第二图案与所述第三图案之间的间隔距离大于10μm。

[0021] 在本发明的一个实施例中，所述第二光罩与所述第一光罩相同。

[0022] 在本发明的一个实施例中，所述第一光罩上还设有第二图形和第三图形。

[0023] 本发明通过在不同晶圆产品的相同尺寸的芯片区域固定相同的电极对位层光罩，在芯片区域的切割道区域形成相同的对位图案，使具有相同芯片区域尺寸的各类型晶圆产品可以共用光罩，以提高光罩的重复利用率，有效减少了光罩制造次数，本方案可推广所有集成电路相关产品的设计，达到降低成本目的。

[0024] 当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

[0025] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0026] 图1为本发明一种集成电路的制备方法的方法流程图；

[0027] 图2为本发明对应步骤S31的一实施例的俯视结构示意图；

[0028] 图3为本发明对应步骤S31的另一实施例的俯视结构示意图；

[0029] 图4为本发明对应步骤S31的另一实施例的俯视结构示意图；

[0030] 图5为本发明对应步骤S4的一实施例的俯视结构示意图；

[0031] 图6为本发明对应步骤S4的另一实施例的俯视结构示意图；

[0032] 图7为对应步骤S31的制备方法示意图；

[0033] 图8为对应步骤S4的制备方法示意图；

[0034] 图9为对应步骤S5的制备方法示意图。

[0035] 附图标记

[0036] 机台1、晶圆衬底2、第一光罩31、第二光罩32、第一图案41、第二图案42、第三图案43、切割道区域6、多层薄膜层7、第一电极层8、第二电极层9、芯片区域10、芯片101、光刻胶层12。

具体实施方式

[0037] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

[0038] 请参阅图2至图6，晶圆产品包括阵列式晶圆产品和多项目晶圆产品，阵列式晶圆产品上芯片区域10的芯片101相同且呈规则的阵列式排布，多项目晶圆产品即各个芯片101型号不同，芯片区域10的芯片101按实际情况进行布置，呈现非阵列式排布形态，这些不同晶圆产品的制作过程都要使用电极对位层单独形成对位标记，电极对位层仅为了形成用来对位的对位标记，而所有的对位标记又都只在切割道区域6随机摆放，即使芯片区域10尺寸相同，由于不同类型产品芯片区域10电极对位层光罩形成对位标记的位置不同，也不能共用电极对位层光罩，所以用到电极对位层的产品都需要制作符合需求的电极对位层光罩，由于光罩制作成本较高，造成成本资源浪费。

[0039] 请参阅图1，本发明提供一种集成电路的制备方法，其至少包括以下步骤：

[0040] S1.提供一机台1；

[0041] S2.在所述机台1的台面上放置一晶圆衬底2；

[0042] S3.在所述晶圆衬底2上形成多个形状和尺寸相同的芯片区域10，每个所述芯片区域10之间通过切割道区域6进行分离，每个所述芯片区域10内包含多个阵列排布的芯片101或/和多个非阵列排布的芯片101，所述芯片101的制备方法包括：

[0043] S31.提供一第一光罩31，所述第一光罩31的边缘区域处设有多个第一图形，通过所述第一光罩31在所述晶圆衬底2的对应切割道区域6的位置形成分别与所述多个第一图形对应的多个第一图案41；

[0044] S32.利用所述多个第一图案41使所述第一光罩31与所述机台1对准；

[0045] S33.在所述晶圆衬底2上形成多层薄膜层7；

[0046] S4.在所述芯片101的所述多层薄膜层7上设置第二光罩32，所述第二光罩32的边缘区域处设有第二图形和第三图形，通过所述第二光罩32在每个所述芯片区域10之间的切割道区域6的位置形成相同的且分别与所述第二图形和所述第三图形对应的多个第二图案42和多个第三图案43；

[0047] S5.在所述芯片101的所述多层薄膜层7上形成电极层，所述电极层通过所述多个第二图案42和多个第三图案43进行对准。

[0048] 请参阅图1，在步骤S1中，提供一机台1，所述机台1为光刻机，所述光刻机可以为光学光刻机，也可以为非光学光刻机，更具体的，所选用光刻机可以为接触式光刻机、接近式光刻机，投影式光刻机、扫描投影式光刻机以及步进扫描投影光刻机，还可以为电子束光刻机、X射线光刻机和离子束光刻机，本申请中不做具体限定。

[0049] 请参阅图1，在步骤S2中，在所述机台1的台面上放置一晶圆衬底2，所述晶圆衬底2的材料可以包括但不仅限于单晶或多晶半导体材料，晶圆衬底2还可以包括本征单晶硅晶圆衬底2或掺杂的硅晶圆衬底2。该晶圆衬底2包括第一掺杂类型的晶圆衬底2，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述晶圆衬底2仅以P型晶圆衬底2作为示例，例如为P型硅晶圆衬底2。在一些实施例中，晶圆衬底2还可以为单晶硅晶圆衬底2，Ge晶圆衬底2，SiGe晶圆衬底2，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为晶圆衬底2，在此不作限定。在一些实施例中，晶圆衬底2还可以由化合物半导体材料组成，该化合物半导体材料例如为III‑V族半导体材料或II‑VI族半导体材料。

[0050] 请一并参阅图2至图6，在步骤S3中，在所述晶圆衬底2上形成多个形状和尺寸相同的芯片区域10，每个所述芯片区域10之间通过切割道区域6进行分离，每个所述芯片区域10内包含阵列排布的多个芯片101或/和按非阵列排布的多个芯片101。阵列排布的芯片区域10内的多个芯片101例如沿横向阵列排布或沿竖向阵列排布，或分成多个区，每个区内阵列排布，对于芯片101阵列排布的形态此处不做限定，可以根据需要进行排布。非阵列排布的芯片区域10内的多个芯片101例如包含多个尺寸规格的按需排布的芯片101。所述芯片101的制备方法包括：在步骤S31至步骤S33中，提供一第一光罩31，所述第一光罩31的边缘区域处设有多个第一图形，在一些实施例中，第一光罩31的边缘区域处还可以设有多个第二图形和/或多个第三图形，所述第一图形、第二图形和第三图形的外框可以呈相同或不同形状，例如有的呈圆形，有的呈方形，有的外框尺寸大，有的外框尺寸小。在其他一些实施例中，第一图形、第二图形和第三图形外框所围的面积也可以不相同，第一图形、第二图形和第三图形的透光度可以不相同，第一图形、第二图形和第三图形的自身各区域的透光度也可以不相同，例如第一图形、第二图形和第三图形的边框处透光度较中间区域差，或第一图形、第二图形和第三图形的边框处透光度较中间区域好，由此使用此光罩可以在晶圆衬底2的切割道区域6对应形成中间区域凸起或中间区域凹陷的对位图案，以此达到更好的对准的目的，例如中间区域100％透光，边框区域50％透光，可以实现所述图案的边框为凸起形状，使其在观察时便于识别。通过所述第一光罩31在所述晶圆衬底2的对应切割道区域6的位置形成分别与所述第一图形对应的多个第一图案41，在一些实施例中，还可以通过所述第一光罩31在所述晶圆衬底2的对应切割道区域6的位置形成分别与所述第一图形、所述第二图形和所述第三图形对应的多个第一图案41、多个第二图案42和/或多个第三图案43，所述多个第一图案41、多个第二图案42和多个第三图案43之间不重叠，三者形状、尺寸也可不同，本实施例中，所述第二图案42和第三图案43可以形状不相同，所述第二图案42和第三图案43可以形状相同，但外框尺寸不相同，例如所述第二图案42和第三图案43均为方形，但第二图案42和第三图案43的方形外周长不同，即第二图案42和第三图案43所合围的面积不相同，本实施例中，例如第二图案42的面积大于所述第三图案43的面积，所述第二图案42和第三图案43沿所述芯片区域10的外框间隔设置，也即第二图案42和第三图案43在切割道内间隔设置，所述第二图案42与所述第三图案43之间的间隔距离大于10μm，避免由于太过接近而造成后期不易对准的问题。所述芯片区域10的外框相对侧的多个所述第二图案42之间和多个所述第三图案43之间分别对称设置。在保证第二图案42和第三图案43在切割道内位置的前提下，可以按需布置第一图案41的位置。

[0051] 请一并参阅图7，本实施例中，所述第一光罩31是通过下述方法制得的，首先提供一第一光罩31基板，所述基板材料可以为透光性好的石英玻璃或苏打玻璃，本实施例中，以石英玻璃作为基板为例，在所述基板上覆盖铬薄膜层作为遮光层。之所以选用含铬材料作为遮光材料层，主要是由于铬不但可以镀出均一的厚度，同时还能在蚀刻过程中加工出精细的线路，实现高分辨率的目标，而且铬本身是一种无毒无污染的元素，使制作工艺符合环保的标准。然后再在铬薄膜层上涂敷光刻胶进行曝光，去除多余部分光刻胶，对铬薄膜层进行刻蚀工艺，保留多个第一图形、多个第二图形和多个第三图形，再去除光刻胶后，获得本发明所述第一光罩31。将所述第一光罩31上的多个第一图形、多个第二图形和多个第三图形进行图形转移至晶圆衬底2上形成与第一图形、第二图形和第三图形对应的第一图案41、第二图案42和第三图案43，利用所述多个第一图案41使所述第一光罩31与所述机台1对准。具体的，在所述晶圆衬底2上涂敷一层光刻胶层12，所述光刻胶层12可以是正胶也可以是负胶，再在光刻胶层12上设置所述第一光罩31，所述第一光罩31上可以包括多个第一图形、多个第二图形和多个第三图形。对涂有光刻胶层12的晶圆衬底2进行曝光，光刻胶层12感光后其特性发生改变，正胶的感光部分变得容易溶解，而负胶则相反。然后对晶圆衬底2进行显影，正胶经过显影后被溶解，只留下未受光照的部分形成第一对位层，所述第一对位层可以包括与第一图形、第二图形和第三图形对应的第一图案41、第二图案42和第三图案43，若是采用负胶，则受到光照的部分会变得不易溶解，经过显影后，留下光照部分形成第一对位层，所述第一对位层包括与第一图形、第二图形和第三图形对应的第一图案41、第二图案42和第三图案43。之后再对晶圆衬底2进行刻蚀，在晶圆衬底2上对应切割道区域6内形成第一图案41、第二图案42和第三图案43，最后再去掉剩余光刻胶。当在切割道区域6内形成多种图案时，可以平坦化去除所述多个第一图案41之外的其他图案，使其不影响后续制程，利用所述多个第一图案41使所述第一光罩31与所述机台1对准。本实施例中，所述晶圆衬底2的芯片区域10对应的每一侧切割道区域6内至少包括一个第一图案41、一个第二图案42和一个第三图案43，且相邻图案与之间的间距例如为10‑70μm。所述图案中包括多组沿第一方向和沿第二方向平行排列的条状标记，且所述第一方向和所述第二方向相垂直。

[0052] 请一并参阅图8，在步骤S34中，在所述晶圆衬底2上形成多层薄膜层7，具体的，所述多层薄膜层7可以为在晶圆衬底2表面上生长的数层材质不同，厚度不同的膜层，其中可以包括导电膜层也可以包括绝缘膜层。在制作所述多层薄膜层7的工艺中可以包括但不限于氧化工艺、淀积工艺、光刻工艺、刻蚀工艺、扩散工艺及离子注入工艺等。具体的，例如可以通过氧化工艺和/或淀积工艺在所述晶圆衬底2上生长集成电路所需的各种材料的薄膜，还可以通过光刻工艺和刻蚀工艺在晶圆衬底2上获得组成集成电路的半导体、导体以及各种不同层上的隔离材料的集合，将这些结构以图形的形式制作在各层光罩上，然后再通过图形转换工艺将图形转移到晶圆衬底2上。在制作所述多层薄膜层7的工艺中还可以将各种杂质按照设计要求掺杂到晶圆衬底2的特定位置上，形成源漏端等。本实施例中，不限于上述单项工艺的单独、重复及组合使用。

[0053] 请一并参阅图5及图6，在步骤S4中，在所述芯片101的所述多层薄膜层7上设置第二光罩32，所述第二光罩32的边缘区域处包括第二图形和第三图形，通过所述第二光罩32在每个所述芯片区域10之间的切割道区域6的位置形成相同的且分别与所述第二图形和所述第三图形对应的多个第二图案42和多个第三图案43，第二光罩32可以与第一光罩31相同，也可以与第一光罩31不同，在一些实施例中，当第二光罩32与第一光罩31相同时第二光罩32可以与第一光罩31通用，从而进一步减少光罩的制作量。所述多个第二图案42和多个第三图案43之间不重叠。本实施例中，所述第二图案42和第三图案43可以形状不相同，所述第二图案42和第三图案43可以形状相同，但外框尺寸不相同，例如所述第二图案42和第三图案43均为方形，但第二图案42和第三图案43的方形外周长不同，即第二图案42和第三图案43所合围的面积不相同，本实施例中，例如第二图案42的面积大于所述第三图案43的面积，所述第二图案42和第三图案43沿所述芯片区域10的外框间隔设置，也即第二图案42和第三图案43在切割道内间隔设置，所述第二图案42与所述第三图案43之间的间隔距离大于10μm，避免由于太过接近而造成后期不易对准的问题。所述芯片区域10的外框相对侧的多个所述第二图案42之间和多个所述第三图案43之间分别对称设置。

[0054] 请一并参阅图8，在所述多层薄膜层7上设置所述第二光罩32，通过所述第二光罩32在所述晶圆衬底2的切割道区域6内形成多个第二图案42和多个第三图案43，在一些实施例中，也可以在所述多层薄膜层7上同样放置步骤S3中所使用的第一光罩31作为第二光罩
32，而无需再重新制作新的光罩，具体的，在所述多层薄膜层7上涂敷一层光刻胶层12，所述光刻胶层12可以是正胶也可以是负胶，再在光刻胶层12上设置所述第二光罩32，所述第二光罩32上包括多个第二图形和多个第三图形。对光刻胶层12进行曝光，光刻胶感光后其特性发生改变，正胶的感光部分变得容易溶解，而负胶则相反。然后进行显影，正胶经过显影后被溶解，只留下未受光照的部分形成与多个第二图形和多个第三图形对应的图案，即获得电极对位层，若是采用负胶，则受到光照的部分会变得不易溶解，经过显影后，留下光照部分形成与多个第二图形和多个第三图形对应的图案。之后再沿着垂直方向向下进行刻蚀直至晶圆衬底2，在晶圆衬底2上对应切割道区域6内形成多个第二图案42和多个第三图案
43，最后再去掉剩余光刻胶，平坦化去除除多个第二图案42和多个第三图案43之外的其他图案。

[0055] 请一并参阅图9，在步骤S5中，在所述芯片101的所述多层薄膜层7上形成电极层，所述电极层通过所述多个第二图案42和多个第三图案43进行对准。具体的，可以通过淀积工艺形成第一电极层8，所述第一电极层8例如可以包括铜、铝等导电金属。在第一电极层8边缘对应切割道的位置设置多个第一参考对位标记图案，利用第一参考对位标记图案与步骤S4中在晶圆衬底2上形成的多个第二图案42和多个第三图案43进行对位，继而实现第一电极层8的对准，其中由于多个第二图案42和多个第三图案43在芯片区域10以外，因此不会对芯片101造成影响。在一些实施例中，还可以在所述第一电极层8上形成第二电极层9，具体的，可以通过淀积工艺形成第二电极层9，所述第二电极层9例如可以包括铜、铝等导电金属。在第二电极层9边缘对应切割道的位置设置多个第二参考对位标记图案，利用第二参考对位标记图案与步骤S4中在晶圆衬底2上形成的多个第二图案42和多个第三图案43进行对位，继而实现第二电极层9的对准，其中由于多个第二图案42和多个第三图案43在芯片区域10以外，因此不会对芯片101造成影响。

[0056] 请一并参阅图1至图9，本发明通过在不同晶圆产品的相同尺寸的芯片区域10固定相同的电极对位层光罩如第二光罩32，在芯片区域10的切割道区域6形成相同的对位图案，使具有相同芯片区域尺寸的各类型晶圆产品可以共用光罩，以提高光罩的重复利用率，有效减少了光罩制造次数，本方案可推广所有集成电路相关产品的设计，达到降低成本目的。

[0057] 在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

[0058] 以上公开的本发明选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。