一种带失效保护的宽共模输入范围接收电路及方法

摘要

本发明涉及一种带失效保护的宽共模输入范围接收电路及方法。本发明包括上下拉网络、输入级、幅度调整单元和占空比调整单元，上下拉网络依次通过输入级、幅度调整单元与占空比调整单元连接，其中上下拉网络产生输入偏移电压，输入级进行输入信号接收，幅度调整单元完成信号幅度调整，占空比调整单元完成输入信号占空比校正。本发明带有输入开态和接地态失效保护功能和能够接收轨对轨共模范围信号的输入级电路和并对该类输入级电路的信号处理。

权利要求

1.一种带失效保护的宽共模输入范围接收电路，其特征在于：所述接收电路包括上下拉网络、输入级、幅度调整单元和占空比调整单元，所述上下拉网络依次通过输入级、幅度调整单元与占空比调整单元连接，其中上下拉网络产生输入偏移电压，输入级进行输入信号接收，幅度调整单元完成信号幅度调整，占空比调整单元完成输入信号占空比校正，所述输入级包括PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M12、PMOS管M13、NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电容C1、电容C2和差分转单端运放AMP,所述PMOS管M1的栅极接上下拉网络的输入输出VIN、源极接PMOS管M4的漏级并与电阻R1、电容C1一端共接；所述PMOS管M2的栅极和PMOS管M3的栅极共接上下拉网络的输入输出VIP，所述PMOS管M2的源极和PMOS管M3的源极共接PMOS管M5的漏级并与电阻R1、电容C1另一端共接；所述PMOS管M4的栅极和PMOS管M5的栅极共接基准电压Vbp，所述PMOS管M4的源极和PMOS管M5的源极共接电源VDD；所述NMOS管M10的栅极接差分转单端运放AMP的输出Vfb、源极接PMOS管M1的漏极并与电阻R2一端共接，电阻R2另一端接地；所述NMOS管M11的栅极接差分转单端运放AMP的输出Vfb，源极接PMOS管M2和PMOS管M3的漏极并与电阻R3一端共接，电阻R3另一端接地；所述NMOS管M6的栅极接上下拉网络的输入输出VIN、源极接NMOS管M8的漏级并与电阻R4、电容C2一端共接；所述NMOS管M7的栅极接上下拉网络的输入输出VIP、源极接NMOS管M9的漏级并与电阻R4、电容C2另一端共接；所述NMOS管M8的栅极和NMOS管M9的栅极共接基准电压Vbn，所述NMOS管M8的源极和NMOS管M9的源极共接地；所述PMOS管M12的栅极接基准电压Vbp，源极接NMOS管M6的漏极并与电阻R5一端共接，电阻R5另一端接电源VDD；所述PMOS管M13的栅极接基准电压Vbp，源极接NMOS管M7的漏极并与电阻R6一端共接，电阻R6另一端接电源VDD；所述差分转单端运放AMP的P正向输入端接电阻R7、电阻R8一端，反向输入端接电压基准VREF，输出接NMOS管M10的栅极和NMOS管M11的栅级，电阻R7另一端与NMOS管M10的漏极和PMOS管M12的漏极共接，成输入级正向输出端VOP，电阻R8另一端与NMOS管M11的漏极和PMOS管M13的漏极共接，成输入级反向输出端VON，所述正向输出端VOP和反向输出端VON接幅度调整单元。

2.根据权利要求1所述的带失效保护的宽共模输入范围接收电路，其特征在于：所述上下拉网络包括电阻RUP、电阻RDP、电阻RUN和电阻RDN，所述电阻RUP一端接电源VDD，另一端与电阻RDP共接至输入输出VIP，所述电阻RDP另一端接地，所述电阻RUN一端接电源VDD，另一端与电阻RDN共接至输入输出VIN，所述电阻RDN另一端接地，所述输入输出VIP和输入输出VIN接输入级。

3.根据权利要求2所述的带失效保护的宽共模输入范围接收电路，其特征在于：所述幅度调整单元包括连续时域线性均衡器和电流模驱动器，所述连续时域线性均衡器与电流模驱动器连接，所述正向输出端VOP和反向输出端VON接连续时域线性均衡器，所述电流模驱动器接占空比调整单元。

4.根据权利要求3所述的带失效保护的宽共模输入范围接收电路，其特征在于：所述占空比调整单元采用占空比校正电路，所述占空比校正电路接电流模驱动器。

5.一种实现权利要求1所述的带失效保护的宽共模输入范围接收电路的方法，其特征在于：该方法包括以下步骤：

1)上下拉网络产生输入偏移电压；

2)输入级进行输入信号接收；

3)幅度调整单元完成信号幅度调整；

4)占空比调整单元完成输入信号占空比校正。

说明书

一种带失效保护的宽共模输入范围接收电路及方法

技术领域

[0001] 本发明涉及集成电路领域，尤其涉及一种带失效保护的宽共模输入范围接收电路及方法。

背景技术

[0002] 失效保护电路用于避免输入端噪声或连接不正确引起的错误输出状态。当输入端口信号无效时，通过失效保护电路将驱动器的输出按要求置位；当输入信号正常时，失效保
护电路不影响核心电路的功能。根据核心关键厂商时钟、数据驱动类产品手册要求，当没有
输入驱动或出现开路、前级终端电阻失效或短路时，器件内的失效保护电路须将输出端进
行置位。

[0003] 传统失效保护电路主要采用信号检测或上下拉网络方法两种方式实现。信号检测是通过输入信号检测产生控制信号，需要额外设计检测电路，增加设计难度和芯片面积，且
会对正常信号链路带来不必要的负载影响信号质量；另外检测模块判决错误会直接影响正
常信号传输，严重影响系统功能。上下拉网络方法是通过上下拉网络产生偏压，上下拉网络
法结构简单易实现，但传统上下拉网络法多集中在输入开态失效保护，无法对输入接地态
进行保护；偏压法会产生DC失调，尽管该失配相对于正常输入信号来说是弱驱动，但高频信
号传输时失调会被显著放大，影响信号质量，需要对信号进行调理。随着核心器件应用场景
的复杂化，高端芯片外接形式灵活多变，需要输入端在接地状态下也能实现失效保护功能。

发明内容

[0004] 本发明为解决背景技术中存在的上述技术问题，提供了一种带失效保护的宽共模输入范围接收电路及方法，带有输入开态和接地态失效保护功能和能够接收轨对轨共模范
围信号的输入级电路和并对该类输入级电路的信号处理。

[0005] 本发明的技术解决方案是：本发明为一种带失效保护的宽共模输入范围接收电路，其特殊之处在于：所述接收电路包括上下拉网络、输入级、幅度调整单元和占空比调整
单元，上下拉网络依次通过输入级、幅度调整单元与占空比调整单元连接，其中上下拉网络
产生输入偏移电压，输入级进行输入信号接收，幅度调整单元完成信号幅度调整，占空比调
整单元完成输入信号占空比校正。

[0006] 优选的，上下拉网络包括电阻RUP、电阻RDP、电阻RUN和电阻RDN，电阻RUP一端接电源VDD，另一端与电阻RDP共接至输入输出VIP，电阻RDP另一端接地，电阻RUN一端接电源
VDD，另一端与电阻RDN共接至输入输出VIN，电阻RDN另一端接地，输入输出VIP和输入输出
VIN接输入级。

[0007] 优选的，输入级包括PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M12、PMOS管M13、NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11、电阻R1、
电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电容C1、电容C2和差分转单端运
放AMP,PMOS管M1的栅极接上下拉网络的输入输出VIN、源极接PMOS管M4的漏级并与电阻R1、
电容C1一端共接；PMOS管M2的栅极和PMOS管M3的栅极共接上下拉网络的输入输出VIP，PMOS
管M2的源极和PMOS管M3的源极共接PMOS管M5的漏级并与电阻R1、电容C1另一端共接；PMOS
管M4的栅极和PMOS管M5的栅极共接基准电压Vbp，PMOS管M4的源极和PMOS管M5的源极共接
电源VDD；NMOS管M10的栅极接差分转单端运放AMP的输出Vfb、源极接PMOS管M1的漏极并与
电阻R2一端共接，电阻R2另一端接地；NMOS管M11的栅极接差分转单端运放AMP的输出Vfb，
源极接PMOS管M2和PMOS管M3的漏极并与电阻R3一端共接，电阻R3另一端接地；NMOS管M6的
栅极接上下拉网络的输入输出VIN、源极接NMOS管M8的漏级并与电阻R4、电容C2一端共接；
NMOS管M7的栅极接上下拉网络的输入输出VIP、源极接NMOS管M9的漏级并与电阻R4、电容C2
另一端共接；NMOS管M8的栅极和NMOS管M9的栅极共接基准电压Vbn，NMOS管M8的源极和NMOS
管M9的源极共接地；PMOS管M12的栅极接基准电压Vbp，源极接NMOS管M6的漏极并与电阻R5
一端共接，电阻R5另一端接电源VDD；PMOS管M13的栅极接基准电压Vbp，源极接NMOS管M7的
漏极并与电阻R6一端共接，电阻R6另一端接电源VDD；差分转单端运放AMP的P正向输入端接
电阻R7、电阻R8一端，反向输入端接电压基准VREF，电压基准VREF一般取VDD/2，输出接NMOS
管M10的栅极和NMOS管M11的栅级，电阻R7另一端与NMOS管M10的漏极和PMOS管M12的漏极共
接，成输入级正向输出端VOP，电阻R8另一端与NMOS管M11的漏极和PMOS管M13的漏极共接，
成输入级反向输出端VON，正向输出端VOP和反向输出端VON接幅度调整单元。

[0008] 优选的，幅度调整单元包括连续时域线性均衡器(CTLE)和电流模驱动器(CML)，连续时域线性均衡器(CTLE)与电流模驱动器(CML)连接，正向输出端VOP和反向输出端VON接
连续时域线性均衡器(CTLE)，电流模驱动器(CML)接占空比调整单元。

[0009] 优选的，占空比调整单元采用占空比校正电路(DCC)，占空比校正电路接电流模驱动器(CML)。

[0010] 一种实现上述的失效保护的宽共模输入范围接收电路的方法，其特殊之处在于：该方法包括以下步骤：

[0011] 1)上下拉网络产生输入偏移电压；

[0012] 2)输入级进行输入信号接收；

[0013] 3)幅度调整单元完成信号幅度调整；

[0014] 4)占空比调整单元完成输入信号占空比校正。

[0015] 本发明的带失效保护的宽共模输入范围接收电路及方法，通过上下拉网络和非平衡PN互补型输入级电路设计及针对该类失效保护(上下拉网络法)的信号处理方法设计，实
现了面向GHz应用的高速时钟、数据驱动类产品的具有开、地态失效保护功能，轨对轨共模
范围输入信号接收能力的接收级设计。本发明可用于控制时钟、数据类芯片输出状态，对差
分输入时钟、数据信号在开态、地态、高低态时分别对输出状态进行电平置位，因此本发明
具有以下优点：

[0016] 1、本发明可以在对输入为开态、接地态时对输出电平状态进行置位；

[0017] 2、本发明第一级采用了连续时域线性均衡器(CTLE)结构拓展了电路带宽，降低后端物理设计不匹配造成的DC失配；

[0018] 3、本发明的连续时域线性均衡器(CTLE)负载采用电阻形式替代传统结构中的电流镜，一方面有效减少外部电压偏置，另一方面第一级输出节点容性负载重(以Vn点为例，
涉及NMOS管M11 Csg、Csb，PMOS管M2、PMOS管M3 Cdg、Cdb)，高频应用下为了降低RC时间常
数，保证信号完整性，需要低阻设计，传统电流镜的高输出阻抗无法满足高性能应用。

附图说明

[0019] 图1是本发明的电路原理图；

[0020] 图2是本发明的上下拉网络的电路图；

[0021] 图3是本发明的输入级的电路图。

具体实施方式

[0022] 本发明提供一种失效保护的宽共模输入范围接收电路，该接收电路包括上下拉网络、输入级、幅度调整单元和占空比调整单元，上下拉网络依次通过输入级、幅度调整单元
与占空比调整单元连接，其中上下拉网络产生输入偏移电压，输入级进行输入信号接收，幅
度调整单元完成信号幅度调整，占空比调整单元完成输入信号占空比校正。

[0023] 本发明还提供一种失效保护的宽共模输入范围接收电路的方法，该方法包括以下步骤：

[0024] 1)上下拉网络产生输入偏移电压；

[0025] 2)输入级进行输入信号接收；

[0026] 3)幅度调整单元完成信号幅度调整；

[0027] 4)占空比调整单元完成输入信号占空比校正。

[0028] 参见图1，本发明的具体实施例的结构包括上下拉网络、输入级、幅度调整单元和占空比调整单元，其中上下拉网络的输入输出VIP和输入输出VIN接输入级，输入级的正向
输出端VOP和反向输出端VON接幅度调整单元，幅度调整单元的正向输出端VOP1和反向输出
端VON1接占空比调整单元，占空比调整单元输出VOUTP和VOUTN。

[0029] 幅度调整单元采用连续时域线性均衡器(CTLE)以及电流模驱动器(CML)将信号幅度最终调整至稳定的幅度范围，连续时域线性均衡器(CTLE)负责消除部分前级DC失配，提
高信号链路带宽，电流模驱动器(CML)负责增益补偿，固定信号幅度(输出摆幅在VDD‑Id*R
～VDD)。经过本级后信号通过上下拉网络及输入级共同产生的共模失调和幅度差异被消
除，只有占空比问题需要进一步调整。

[0030] 占空比调整单元采用占空比校正电路(DCC)对信号占空进行校正。

[0031] 参见图2，本发明的上下拉网络具体结构包括电阻RUP、电阻RDP、电阻RUN和电阻RDN，电阻RUP一端接电源VDD，另一端与电阻RDP共接至输入输出VIP，电阻RDP另一端接地，
电阻RUN一端接电源VDD，另一端与电阻RDN共接至输入输出VIN，电阻RDN另一端接地，输入
输出VIP和输入输出VIN接输入级。

[0032] 上下拉网络用于在开态时对接收级输出进行高低态电平置位。其中电阻RUP、电阻RDP及电阻RUN、电阻RDN分别以串联形式对电源电压VDD进行分压。以本发明为例，RUP＝
100KΩ，RUN＝75KΩ，RDP＝RDN＝50KΩ，则VIP＝0.33VDD，VIN＝0.4VDD，在接收级开态，即
无输入信号时，上下拉网络将输出VOP置低电平，VON置高电平，最终将VOUTP置低电平，
VOUTN置高电平。

[0033] 参见图3，本发明的输入级具体结构包括PMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M12、PMOS管M13、NMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管
M10、NMOS管M11、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电容C1、
电容C2和差分转单端运放AMP,PMOS管M1的栅极接上下拉网络的输入输出VIN、源极接PMOS
管M4的漏级并与电阻R1、电容C1一端共接；PMOS管M2的栅极和PMOS管M3的栅极共接上下拉
网络的输入输出VIP，PMOS管M2的源极和PMOS管M3的源极共接PMOS管M5的漏级并与电阻R1、
电容C1另一端共接；PMOS管M4的栅极和PMOS管M5的栅极共接基准电压Vbp，PMOS管M4的源极
和PMOS管M5的源极共接电源VDD；NMOS管M10的栅极接差分转单端运放AMP的输出Vfb、源极
接PMOS管M1的漏极并与电阻R2一端共接，电阻R2另一端接地；NMOS管M11的栅极接差分转单
端运放AMP的输出Vfb，源极接PMOS管M2和PMOS管M3的漏极并与电阻R3一端共接，电阻R3另
一端接地；NMOS管M6的栅极接上下拉网络的输入输出VIN、源极接NMOS管M8的漏级并与电阻
R4、电容C2一端共接；NMOS管M7的栅极接上下拉网络的输入输出VIP、源极接NMOS管M9的漏
级并与电阻R4、电容C2另一端共接；NMOS管M8的栅极和NMOS管M9的栅极共接基准电压Vbn，
NMOS管M8的源极和NMOS管M9的源极共接地；PMOS管M12的栅极接基准电压Vbp，源极接NMOS
管M6的漏极并与电阻R5一端共接，电阻R5另一端接电源VDD；PMOS管M13的栅极接基准电压
Vbp，源极接NMOS管M7的漏极并与电阻R6一端共接，电阻R6另一端接电源VDD；差分转单端运
放AMP的P正向输入端接电阻R7、电阻R8一端，反向输入端接电压基准VREF，电压基准VREF一
般取VDD/2，输出接NMOS管M10的栅极和NMOS管M11的栅级，电阻R7另一端与NMOS管M10的漏
极和PMOS管M12的漏极共接，成输入级正向输出端VOP，电阻R8另一端与NMOS管M11的漏极和
PMOS管M13的漏极共接，成输入级反向输出端VON，正向输出端VOP和反向输出端VON接幅度
调整单元。

[0034] 输入级在本发明中用于在接地态，高低态时对接收级输出进行高低态电平置位。输入接地时，外部上下拉网络提供的弱驱动偏移电压差无法起作用，普通对称全差分结构
无法对输入接地态进行输出高低态置位。本发明中采用非对称差分结构进行接地态，高低
态输出状态置位。其中PMOS管M1、PMOS管M2尺寸相同，本发明中增加PMOS管M3用以对接地态
进行输出电平置位，其中PMOS管M3尺寸约为PMOS管M1、PMOS管M2尺寸的1/20～1/10，当VIP
＝VIN＝VGND时，PMOS管M3流过额外电流使Vp＜Vn，经NMOS管M10、电阻R7及NMOS管M11、电阻
R8分别组成的共栅级放大器使最终输出VOP＜VON，完成输入接地时输出电平状态置位。同
时由于PMOS管M3尺寸远小于PMOS管M1、PMOS管M2，在输入VIP＝HIGH/VIN＝LOW或VIP＝LOW/
VIN＝HIGH时，亦不影响输出高低态的置位。

[0035] 同时输入级在本发明中可用于接收轨对轨共模范围的时钟及数据信号。输入级采用P、N型互补两级放大结构，低共模情况下P型结构工作，高共模情况下N型结构工作，中间
共模情况下P型N型均导通。第一级采用连续时域线性均衡器(CTLE)(以P型为例，输入管为
PMOS管M1、PMOS管M2，负载为电阻R2、电阻R3，尾电流管为PMOS管M4、PMOS管M5，通过电阻R1、
电容C1构成零点)通过牺牲低频增益进行高频补偿，第二级采用共栅极(NMOS管M10、NMOS管
M11为输入管，电阻R7、电阻R8为负载)提高增益、采用共模反馈稳定输入级输出共模至
VREF。

[0036] 本发明还提供一种失效保护的宽共模输入范围接收电路的处理方法。处理原因：传统失效保护电路主要采用在输入端引入偏移电压的方法(通过上下拉网络产生偏压)实
现失效态时的输出置位，该方法引入的输入偏移电压会被逐级放大，使得共模失调、占空比
降低，进而造成抖动增大。本发明由于在输入级采用了非对称结构会加重这一问题。

[0037] 本发明提供的一种失效保护的宽共模输入范围接收电路的处理方法，包括以下步骤：

[0038] 1)上下拉网络产生输入偏移电压

[0039] 上下拉网络会产生一个驱动能力很弱的共模偏差，高速信号通过网络后会产生共模失调。

[0040] 2)非平衡输入级进行输入信号接收

[0041] 由于输入级采用了非平衡输入结构，该级输出信号共模已有很大程度失调，幅度也有一定偏差。

[0042] 3)幅度调整单元完成信号幅度调整

[0043] 幅度调整单元采用连续时域线性均衡器(CTLE)及电流模驱动器(CML)级联结构将信号幅度最终调整至稳定的幅度范围，连续时域线性均衡器(CTLE)负责消除部分前级DC失
配，提高信号链路带宽，电流模驱动器(CML)负责增益补偿，固定信号幅度(输出摆幅在VDD‑
Id*R～VDD)。经过本级后信号通过上下拉网络及非平衡输入级叠加产生的共模失调和幅度
差异被消除，只有占空比问题需要进一步调整。

[0044] 4)占空比调整单元完成输入信号占空比校正

[0045] 占空比调整单元采用DCC电路对信号占空进行校正。

[0046] 最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可
以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；
而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和
范围。