一种时序电路优化方法、装置及其存储介质

摘要

本发明公开了一种时序电路优化方法、装置及其存储介质，属于数字集成电路领域。本发明主要包括提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，能够实现对时序电路中连续出现的多处时序违例路径进行优化。

权利要求

1.一种时序电路优化方法，其特征在于，包括：对在时序传递的方向上具有连续多条违例时序路径以及所述连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组；以及，

根据所述至少一个可优化时序路径组中每组可优化时序路径组的每条所述时序路径的时间裕量值对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置；

其中，所述根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组的过程包括，按照与所述时序传递方向相反的顺序，根据所述连续多条时序路径中所述至少一条富裕时序路径的富裕时间裕量值与所述连续多条违例路径的违例时间裕量值的和，对所述连续多条时序路径依次进行分组；

利用与所述富裕时间裕量值之和大于0的多个所述违例时间裕量值对应的所述连续多条违例时序路径以及所述至少一条富裕时序路径得到至少一个所述可优化时序路径组。

2.根据权利要求1所述的时序电路优化方法，其特征在于，所述根据所述至少一个可优化时序路径组中每组可优化时序路径组的每条所述时序路径的时间裕量值对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，

根据每条所述时序路径的时间裕量值以及每组所述可优化时序路径组中每条所述时序路径的所述时间裕量值的时间裕量平均值，对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置。

3.根据权利要求2所述的时序电路优化方法，其特征在于，所述根据每条所述时序路径的时间裕量值以及每组所述可优化时序路径组中每条所述时序路径的所述时间裕量值的时间裕量平均值，对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，在每组所述可优化时序路径组中按照时序传递的方向，将第一条所述时序路径后的第一个所述触发器的本地时钟端的时钟延迟设置为所述时间裕量平均值与所述第一条所述时序路径的时间裕量值的差值。

4.根据权利要求2所述的时序电路优化方法，其特征在于，所述根据每条所述时序路径的时间裕量值以及每组所述可优化时序路径组中每条所述时序路径的所述时间裕量值的时间裕量平均值，对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，在每组所述可优化时序路径组中按照时序传递的方向，根据第i条所述时序路径的时间裕量值、所述时间裕量平均值以及第i条所述时序路径前面第一个所述触发器的设置值，对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置；

其中i为大于等于2的整数。

5.根据权利要求4所述的时序电路优化方法，其特征在于，所述根据第i条所述时序路径的时间裕量值、所述时间裕量平均值以及第i条所述时序路径前面第一个所述触发器的设置值，对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，

将第i条所述时序路径后的第一个所述触发器的本地时钟端的时钟延迟设置为，所述时间裕量平均值与第i条所述时序路径的时间裕量值与第i条所述时序路径前面所述第一个触发器的设置值之差的差值。

6.一种时序电路优化装置，其特征在于，包括：用于对在时序传递的方向上具有连续多条违例时序路径以及所述连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组的模块；以及，

用于根据所述至少一个可优化时序路径组中每组可优化时序路径组的每条所述时序路径的时间裕量值对每组所述可优化时序路径组中每条所述时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的模块；

其中，所述根据所述连续多条时序路径中每条所述时序路径的时间裕量值对所述连续多条时序路径进行分组得到至少一个可优化时序路径组的过程包括，按照与所述时序传递方向相反的顺序，根据所述连续多条时序路径中所述至少一条富裕时序路径的富裕时间裕量值与所述连续多条违例路径的违例时间裕量值的和，对所述连续多条时序路径依次进行分组；

利用与所述富裕时间裕量值之和大于0的多个所述违例时间裕量值对应的所述连续多条违例时序路径以及所述至少一条富裕时序路径得到至少一个所述可优化时序路径组。

7.一种计算机可读存储介质，其存储有计算机指令，其特征在于，所述计算机指令被操作以执行权利要求1‑5中任一项所述的时序电路优化方法。

说明书

一种时序电路优化方法、装置及其存储介质

技术领域

[0001] 本发明涉及数字集成电路领域，特别涉及一种时序电路优化方法、装置及其存储介质。

背景技术

[0002] 在数据集成电路设计过程中，时序收敛是至关重要的一个环节。通常会采用优化寄存器传输级代码(RTL代码)，设置合理的约束文件以及提高工艺节点等手段，来优化系统
架构达到时序收敛的目的。但是在集成电路设计的中后段流程中，当寄存器传输级代码已
经合理时，如果此时电路中的时序仍未收敛，采取优化系统架构和提高工艺节点将会耗费
大量的时间。现有技术中在出现时序违例(timing‑violation)的点设置时钟的延时
(latency)来优化时序的方式，对连续出现多处时序违例路径的情况，只能优化最靠近无时
序违例处的时序违例路径，不能对所有的时序违例路径进行优化。

发明内容

[0003] 针对现有技术存在的问题，本发明主要提供一种时序电路优化方法、装置及存储介质，通过将连续多条违例时序路径与随后的富裕时间路径进行分组并根据组内每个时序
路径的时间裕量对违例时序路径后第一个触发器的本地时钟端进行设置，实现时序电路的
优化。

[0004] 为了实现上述目的，本发明采用的一个技术方案是：提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具
有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的
时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；

[0005] 根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟
延迟进行设置。

[0006] 本发明采用的另一个技术方案是：提供一种时序电路优化装置，其包括：

[0007] 用于对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序
路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组的模块；
以及，

[0008] 用于根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的
时钟延迟进行设置的模块

[0009] 本发明采用的另一个技术方案是：提供一种计算机可读存储介质，其存储有计算机指令，该计算机指令被操作以执行方案一中的时序电路优化方法。

[0010] 本发明的技术方案可以达到的有益效果是：本发明通过将连续多条违例时序路径与随后的富裕时间路径进行分组并根据组内每个时序路径的时间裕量对违例时序路径后
第一个触发器的本地时钟端进行设置，实现对时序电路中连续出现的多处时序违例路径进
行优化。

附图说明

[0011] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发
明的一些实施例，对本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根
据这些附图获得其他的附图。

[0012] 图1是出现时序违例的时序路径示意图；

[0013] 图2是现有技术中消除时序违例方法的示意图；

[0014] 图3是现有技术中消除时序违例前后时钟采集数据过程示意图；

[0015] 图4是本申请一种时序电路优化方法的一个具体实施方式示意图；

[0016] 图5是本申请一种时序电路优化方法进行分组过程的一个具体实施例示意图；

[0017] 图6是本申请一种时序电路优化装置的一个具体实施方式示意图。

[0018] 通过上述附图，已示出本发明实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域
技术人员说明本发明的概念。

具体实施方式

[0019] 下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

[0020] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存
在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖
非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要
素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备
所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括
所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0021] 如图1所示，当CK1—>D2的时间裕量(slack)为‑100ps，而CK2—>D3的时间裕量为+300ps；如图2所示，通常可以借用CK2—>D3富裕的时间裕量来消除CK1—>D2的时序违例
(violation)，可以在FF2的本地CK端插入一个延时(delay)值为200ps的缓存(BUF)，或者设
置CK2的时钟延时(Latency)的值为100ps，使得CK2—>D3的时钟周期减小100ps，而CK1—>
D2的时钟周期增加100ps，相当于总体时钟周期不变的前提下将富裕时序路径的时间借用
给违例的时序路径。时钟关系如图3所示。优化前，由于CK1—>D2的路径延迟较大，所以CK2
采不到data2，优化后CK2’能采到data2。

[0022] 但是当出现图3的情况时：slack1和slack2均小于0，slack3和slack大于0，尽管在FF3的本地时钟端(CK3)插入BUF/设置Latency能够消除CK2—>D3的violation，使得slack3
大于0，但是并不能消除CK1—>D2的violation。

[0023] 即当连续多条时序路径出现时序违例并且后续时序路径有富裕的时间裕量时，并不能将所有的时序违例全部优化掉，只能优化距离富裕时序裕量的时序路径最近的一个违
例时序路径。

[0024] 下面以具体地实施例结合附图对本发明的技术方案以及本发明的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对相同或相似
的概念或过程可能在某些实施例中不再赘述。

[0025] 图4示出了本申请一种时序电路优化方法的一个具体实施方式。

[0026] 在图4示出的具体实施方式中，本申请的时序电路优化方法包括过程S401，以及过程S402。

[0027] 图4的过程S401示出的是对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时
序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化
时序路径组的过程，以利于在得到的每个分组内，根据各时序路径的时间裕量，相应的设置
时钟延迟从而优化其中的违例时序路径。

[0028] 在本申请的一个具体实施例中，上述根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组的过程包括，按照
与时序传递方向相反的顺序，根据连续多条时序路径中至少一条富裕时序路径的富裕时间
裕量值与连续多条违例路径的违例时间裕量值的和，对连续多条时序路径依次进行分组，
得到至少一个可优化时序路径组，以利于在得到的各个可优化时序路径组内，根据每个时
序路径的时间裕量，相应的设置时钟延迟，从而优化其中的违例时序路径。

[0029] 在本申请的一个具体实施例中，上述按照与时序传递方向相反的顺序，根据连续多条时序路径中至少一条富裕时序路径的富裕时间裕量值与连续多条违例路径的违例时
间裕量值的和，对连续多条时序路径依次进行分组，得到至少一个可优化时序路径组的过
程包括，利用与富裕时间裕量值之和大于0的多个违例时间裕量值对应的连续多条违例时
序路径以及至少一条富裕时序路径得到至少一个可优化时序路径组，即需要满足：

[0030]

[0031] 只有当一组时序路径的时间裕量值满足和大于0的条件时，才说明富裕的时间裕量足够用来优化违例的时序路径。本实施例的分组是对可优化时序路径组内所有违例时序
路径进行优化的前提。

[0032] 图5示出了本申请的一个具体实例，在图5示出的具体实例中，P1‑Pn表示连续n条时序路径的时间裕量，从第n条时序路径的时间裕量即K＝n，N＝1(K表示1‑n的连续自然数，N
表示分组编号)开始，按照与时序传递方向相反的方向进行分组，如果Pk‑1与第N组的{Pk}时
间裕量之和大于0，则将Pk‑1并入第N组，否则Pk‑1另成第N+1组，继续剩余的时间裕量进行分
组，最后按照时间裕量的分组对相应的时序路径进行分组。

[0033] 在本申请的一个具体实例中，P1‑P 10分别为:

[0034] ‑3，‑5，6，‑2，7，‑8，‑9，1，5，9，进行分组得到至少一组可优化时序路径组的过程为：

[0035] 步骤1：第一组初始为：{9}，9>0,且A9＝(5+9)/2＝7>0,第一组更新为{5,9}；

[0036] 步骤2：A8＝(5+9+1)/3＝5>0,第一组更新为{1,5,9}；

[0037] 步骤3:A7＝(‑9+1+5+9)/4＝1.5>0，第一组更新为{‑9,1,5,9}；

[0038] 步骤4:A6＝(‑8+‑9+1+5+9)/5＝‑0.4<0，第一组定为{‑9,1,5,9}，定义第二组为{‑8}；

[0039] 步骤5：‑8<0，所以第二组定为{‑8}，定义第三组为{7}；

[0040] 步骤6：A4＝(‑2+7)/2＝2.5>0,第三组更新为：{‑2,7}；

[0041] 步骤7：A3＝(6+‑2+7)/3＝3.67>0,第三组更新为：{6,‑2,7}；

[0042] 步骤8:A2＝(‑5+6+‑2+7)/4＝1.5>0，第三组更新为：{‑5,6,‑2,7}；

[0043] 步骤9:A1＝(‑3+‑5+6+‑2+7)/5＝0.6>0,第三组更新为：{‑3,‑5,6,‑2,7}。

[0044] 可优化时序路径组：{‑3,‑5,6,‑2,7}，{‑8}，{‑9,1,5,9}。

[0045] 在本申请的另外一个具体实例中，P1‑P 10分别为：

[0046] ‑8，‑6，‑3，‑4，‑8，9，7，6，5，10

[0047] 得到至少一个可优化时序路径组：{‑8,‑6,‑3,‑4,‑8,9,7,6,5,10}

[0048] 图4的过程S402表示的是根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发
器的本地时钟端的时钟延迟进行设置的过程，根据可优化时序路径组中每组路径的时间裕
量值，对相应的时钟延迟进行合理设置，就能够优化组内所有违例的时序路径，而不仅仅只
是离富裕时间裕量最近的一条时序路径。

[0049] 在本申请的一个具体实施例中，上述根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后
第一个触发器的本地时钟端的时钟延迟进行设置的过程，根据可优化时序路径组中每组路
径的时间裕量值，对相应的时钟延迟进行合理设置的过程包括，根据每条时序路径的时间
裕量值以及每组可优化时序路径组中每条时序路径的时间裕量值的时间裕量平均值，对每
组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，
根据可优化时序路径组组内时间裕量平均值对相应的时钟延迟进设置，能够使时钟延迟的
设置更加合理地进行。

[0050] 在本申请的一个具体实施例中，上述根据每条时序路径的时间裕量值以及每组可优化时序路径组中每条时序路径的时间裕量值的时间裕量平均值，对每组可优化时序路径
组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，在每组
可优化时序路径组中按照时序传递的方向，将第一条时序路径后的第一个触发器的本地时
钟端的时钟延迟设置为时间裕量平均值与第一条时序路径的时间裕量值的差值，即满足下
列公式：

[0051] Aver＝(slack1+...+slackn)/n

[0052] Latency1＝Aver‑slack1

[0053] Aver：时间裕量平均值；

[0054] Latency1：设置在第1条时序路径后第一个触发器的本地时钟端的时钟延迟值。这样可以使得第一条时序路径后第一个触发器本地时钟端的延迟设置得更加合理。

[0055] 在本申请的一个具体实施例中，上述根据每条时序路径的时间裕量值以及每组可优化时序路径组中每条时序路径的时间裕量值的时间裕量平均值，对每组可优化时序路径
组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的过程包括，在每组
可优化时序路径组中按照时序传递的方向，根据第i条时序路径的时间裕量值、时间裕量平
均值以及第i条时序路径前面第一个触发器的设置值，对每组可优化时序路径组中每条时
序路径后第一个触发器的本地时钟端的时钟延迟进行设置，其中i为大于等于2的整数。根
据可优化时序路径组组内时间裕量平均值，该时序路径的时间裕量以及前面一个时钟延迟
的设置值对相应的时钟延迟进设置，能够使相应的时钟延迟的设置更加合理地进行，保证
每个可优化时序路径组内的违例时序路径都能够得以优化。

[0056] 在本申请的一个具体实施例中，上述在每组可优化时序路径组中按照时序传递的方向，根据第i条时序路径的时间裕量值、时间裕量平均值以及第i条时序路径前面第一个
触发器的设置值，对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端
的时钟延迟进行设置的过程包括，将第i条时序路径后的第一个触发器的本地时钟端的时
钟延迟设置为，时间裕量平均值与第i条时序路径的时间裕量值与第i条时序路径前面第一
个触发器的设置值之差的差值，即满足下列公式：

[0057] Latencyi+1＝Aver‑(slacki‑latencyi‑1)

[0058] Aver：时间裕量平均值；

[0059] Latencyi：设置在第i条时序路径后第一个触发器的本地时钟端的时钟延迟值。根据可优化时序路径组组内时间裕量平均值，第i条时序路径的时间裕量以及前面一个时钟
延迟的设置值对相应的时钟延迟进设置，能够使相应的时钟延迟的设置更加合理地进行。

[0060] 在本申请的一个具体实例中，一个可优化时序路径组中，包括十条连续时序路径，对应的时间裕量值Slack 1‑Slack 10分别为:‑8，‑6，‑3，‑4，‑8，9，7，6，5，10，根据公式，平
均值为0.8。

[0061] L2(Latency2)＝0.8‑(‑8)＝8.8；

[0062] L3＝0.8‑(‑6‑8.8)＝15.6

[0063] L4＝0.8‑(‑3‑15.6)＝19.4

[0064] L5＝0.8‑(‑4‑19.4)＝24.2

[0065] L6＝0.8‑(‑8‑24.2)＝33

[0066] L7＝0.8‑(9‑33)＝24.8

[0067] L8＝0.8‑(7‑24.8)＝18.6

[0068] L9＝0.8‑(6‑18.6)＝13.4

[0069] L10＝0.8‑(5‑13.4)＝9.2

[0070] L11＝0.8‑(10‑9.2)＝0

[0071] 因此，对第一条至第十条时序路径每条时序路径后的第一个个触发器的本地时钟端的时钟延迟值分别设置为，8.8，15.6，19.4，24.2，33，24.8，18.6,13.4,9.2，以及0，即该
可优化时序路径组内总体的时钟延迟为0。

[0072] 这样就能够非常合理地对一个可优化时序路径组内所有的违例时序路径都进行优化。

[0073] 图6示出了本申请一种时序电路优化装置的一个具体实施方式。

[0074] 在图6示出的具体实施方式中，本申请的时序电路优化方法包括模块601，以及模块602。

[0075] 图6示出的模块601表示的是用于对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连
续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一
个可优化时序路径组的模块，模块601得到的每个可优化时序路径组分组组内，可以根据各
时序路径的时间裕量，相应的设置时钟延迟从而优化其中的违例时序路径。

[0076] 在本申请的一个具体实施例中，模块601可以按照与时序传递方向相反的顺序，根据连续多条时序路径中至少一条富裕时序路径的富裕时间裕量值与连续多条违例路径的
违例时间裕量值的和，对连续多条时序路径依次进行分组，得到至少一个可优化时序路径
组，以利于在得到的各个可优化时序路径组内，根据每个时序路径的时间裕量，相应的设置
时钟延迟，从而优化其中的违例时序路径。

[0077] 在本申请的一个具体实施例中，模块601可以利用与富裕时间裕量值之和大于0的多个违例时间裕量值对应的连续多条违例时序路径以及至少一条富裕时序路径得到至少
一个可优化时序路径组。只有当一组时序路径的时间裕量值满足和大于0的条件时，才说明
富裕的时间裕量足够用来优化违例的时序路径。分组得到可优化时序路径组是对可优化时
序路径组内所有违例时序路径进行优化的前提。

[0078] 图6示出的模块602表示的是用于根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第
一个触发器的本地时钟端的时钟延迟进行设置的模块，能够优化组内所有违例的时序路
径，而不仅仅只是离富裕时间裕量最近的一条时序路径。

[0079] 在本申请的一个具体实施例中，模块601可以根据每条时序路径的时间裕量值以及每组可优化时序路径组中每条时序路径的时间裕量值的时间裕量平均值，对每组可优化
时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，根据可优
化时序路径组组内时间裕量平均值对相应的时钟延迟进设置，能够使时钟延迟的设置更加
合理地进行。

[0080] 在本申请的一个具体实施例中，模块601可以在每组可优化时序路径组中按照时序传递的方向，将第一条时序路径后的第一个触发器的本地时钟端的时钟延迟设置为时间
裕量平均值与第一条时序路径的时间裕量值的差值，并且在每组可优化时序路径组中按照
时序传递的方向，根据第i条时序路径的时间裕量值、时间裕量平均值以及第i条时序路径
前面第一个触发器的设置值，将第i条时序路径后的第一个触发器的本地时钟端的时钟延
迟设置为，时间裕量平均值与第i条时序路径的时间裕量值与第i条时序路径前面第一个触
发器的设置值之差的差值，其中i为大于等于2的整数，根据可优化时序路径组组内时间裕
量平均值，第i条时序路径的时间裕量以及前面一个时钟延迟的设置值对相应的时钟延迟
进设置，能够使相应的时钟延迟的设置更加合理地进行，保证每个可优化时序路径组内的
违例时序路径都能够得以优化。

[0081] 本发明提供的时序电路优化的装置，可用于执行上述任一实施例描述的时序电路优化方法，其实现原理和技术效果类似，在此不再赘述。

[0082] 在本发明的一个具体实施例中，本发明一种时序电路优化装置中各功能模块可直接在硬件中、在由处理器执行的软件模块中或在两者的组合中。

[0083] 软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD‑ROM或此项技术中已知的任何其它形式的存储介质中。示范
性存储介质耦合到处理器，使得处理器可从存储介质读取信息和向存储介质写入信息。

[0084] 处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专
用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)、现场可编程
门阵列(英文：Field Programmable Gate Array，简称：FPGA)或其它可编程逻辑装置、离散
门或晶体管逻辑、离散硬件组件或其任何组合等。通用处理器可以是微处理器，但在替代方
案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算
装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微
处理器或任何其它此类配置。在替代方案中，存储介质可与处理器成一体式。处理器和存储
介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替代方案中，处理器和存储介质可作为
离散组件驻留在用户终端中。

[0085] 在本发明的另一个具体实施方式中，一种计算机可读存储介质，其存储有计算机指令，计算机指令被操作以执行方案一中的时序电路优化方法。

[0086] 在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅
仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结
合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的
相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通
信连接，可以是电性，机械或其它的形式。

[0087] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个
网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目
的。

[0088] 以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均
同理包括在本发明的专利保护范围内。