半导体装置以及半导体集成电路转让专利
申请号 : CN202011535181.X
文献号 : CN112783252B
文献日 : 2021-12-10
发明人 : 肖云钞 , 陈建章
申请人 : 杭州晶华微电子股份有限公司
摘要 :
权利要求 :
1.一种半导体装置,包括:
第一参考电位(V1)和第二参考电位(V2),所述第二参考电位(V2)高于所述第一参考电位(V1);
第一电流支路(110、210),包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第一NMOS晶体管(NM1)和第一PMOS晶体管(PM1);以及第二电流支路(120、220),包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第二NMOS晶体管(NM2)和第二PMOS晶体管(PM2),所述第一NMOS晶体管(NM1)的栅极和所述第二NMOS晶体管(NM2)的栅极彼此耦合并且耦合到所述第一NMOS晶体管(NM1)的漏极,以及所述第一PMOS晶体管(PM1)的栅极和所述第二PMOS晶体管(PM2)的栅极彼此耦合并且耦合到所述第二PMOS晶体管(PM2)的漏极,其中所述第二电流支路(120、220)还包括耦合在所述第二NMOS晶体管(NM2)的漏极与所述第二PMOS晶体管(PM2)的漏极之间的第三NMOS晶体管(NM3),所述第三NMOS晶体管(NM3)的栅极被耦合到第一偏置电位(V3),所述第一偏置电位(V3)与所述第一参考电位(V1)之间的电位差保持固定。
2.根据权利要求1所述的半导体装置,其中所述第一电流支路(110)还包括耦合在所述第一NMOS晶体管(NM1)的漏极与所述第一PMOS晶体管(PM1)的漏极之间的第三PMOS晶体管(PM3),所述第三PMOS晶体管(PM3)的栅极被耦合到第二偏置电位(V4),所述第二参考电位(V2)与所述第二偏置电位(V4)之间的电位差保持固定。
3.根据权利要求1所述的半导体装置,其中所述第一电流支路(110、210)还包括耦合在所述第一NMOS晶体管(NM1)的源极与所述第一参考电位(V1)之间的第一双极结型晶体管(T1),所述第二电流支路(120、220)还包括依次耦合在所述第二NMOS晶体管(NM2)的源极与所述第一参考电位(V1)之间的第一电阻器(R1)和第二双极结型晶体管(T2),并且所述第一双极结型晶体管(T1)的基极耦合到所述第二双极结型晶体管(T2)的基极并且耦合到所述第一参考电位(V1)。
4.根据权利要求3所述的半导体装置,其中所述第一电流支路(210)还包括耦合在所述第一NMOS晶体管(NM1)的漏极与所述第一PMOS晶体管(PM1)的漏极之间的第三PMOS晶体管(PM3),所述第三PMOS晶体管(PM3)的源极被耦合到所述第三NMOS晶体管(NM3)的栅极,并且所述第三PMOS晶体管(PM3)的栅极被耦合到所述第一NMOS晶体管(NM1)的源极。
5.根据权利要求2所述的半导体装置,还包括:第三电流支路(130),包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第三双极结型晶体管(T3)、第二电阻器(R2)、第五PMOS晶体管(PM5)和第四PMOS晶体管(PM4),所述第四PMOS晶体管(PM4)的栅极被耦合到所述第一PMOS晶体管(PM1)的栅极和所述第二PMOS晶体管(PM2)的栅极,所述第五PMOS晶体管(PM5)的栅极被耦合到所述第二偏置电位(V4)。
6.根据权利要求5所述的半导体装置,其中所述第三电流支路(130)被配置为在所述第二电阻器(R2)与所述第五PMOS晶体管(PM5)之间的节点处提供基准电压(VBG)。
7.根据权利要求2所述的半导体装置,还包括:第四电流支路(140),包括耦合到所述第二参考电位(V2)的第六PMOS晶体管(PM6),所述第六PMOS晶体管(PM6)的栅极耦合到所述第一PMOS晶体管(PM1)的栅极和所述第二PMOS晶体管(PM2)的栅极,
其中所述第四电流支路(140)还包括第七PMOS晶体管(PM7),所述第七PMOS晶体管(PM7)的源极被耦合到所述第六PMOS晶体管(PM6)的漏极,所述第七PMOS晶体管(PM7)的栅极被耦合到所述第二偏置电位(V4)。
8.根据权利要求7所述的半导体装置,其中所述第四电流支路(140)被配置为提供正温度系数的偏置电流(IBIAS)。
9.根据权利要求1所述的半导体装置,还包括:第五电流支路(150),包括依次耦合在所述第二参考电位(V2)与所述第一参考电位(V1)之间的第一电流源(I1)和至少一个MOS晶体管(NM4、NM5、NM6),所述至少一个MOS晶体管(NM4、NM5、NM6)中的每个MOS晶体管的栅极被耦合到其漏极,所述第一电流源(I1)与所述至少一个MOS晶体管(NM4、NM5、NM6)之间的节点被配置为提供所述第一偏置电位(V3)。
10.根据权利要求2所述的半导体装置,还包括:第六电流支路(160),包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第二电流源(I2)和至少一个MOS晶体管(PM8、PM9、PM10),所述至少一个MOS晶体管(PM8、PM9、PM10)中的每个MOS晶体管的栅极被耦合到其漏极,所述第二电流源(I2)与所述至少一个MOS晶体管(PM8、PM9、PM10)之间的节点被配置为提供所述第二偏置电位(V4)。
11.一种半导体集成电路,包括根据权利要求1‑10中的任一项所述的半导体装置。
说明书 :
半导体装置以及半导体集成电路
技术领域
背景技术
式,即与绝对温度成正比、常数Gm特性(一些晶体管的跨导保持常数)或者与温度无关。目
前,可以通过采用所谓“带隙”技术的半导体装置来产生这种电压基准和电流基准。
电压,由此该半导体装置中的MOS晶体管可能因此承受变化浮动的电压。MOS晶体管所承受
的这种变化的电压可能与其自身的工作电压并不匹配,这会带来一些不利的影响。例如,在
采用0.11μm低压工艺生产的这种半导体装置中,如果用5V的电源电压对该半导体装置供电
时,高于有效工作电压的电压可能被施加到MOS晶体管(例如有效工作电压为3.3V)上,由此
可能会在MOS晶体管中产生较为明显的漏电现象。这种漏电现象可能会改变该半导体装置
中的各个电流支路的实际电流,从而直接影响到该半导体装置的工作性能。
发明内容
二参考电位之间的第一NMOS晶体管和第一PMOS晶体管;以及第二电流支路,包括依次耦合
在第一参考电位与第二参考电位之间的第二NMOS晶体管和第二PMOS晶体管,第一NMOS晶体
管的栅极和第二NMOS晶体管的栅极彼此耦合并且耦合到第一NMOS晶体管的漏极,以及第一
PMOS晶体管的栅极和第二PMOS晶体管的栅极彼此耦合并且耦合到第二PMOS晶体管的漏极,
其中第二电流支路还包括耦合在第二NMOS晶体管的漏极与第二PMOS晶体管的漏极之间的
第三NMOS晶体管,第三NMOS晶体管的栅极被耦合到第一偏置电位,第一偏置电位与第一参
考电位之间的电位差保持固定。
间的电压限制在一定电压水平内。此外,与PMOS晶体管相比,NMOS晶体管更容易受到电源电
压变化(例如电压过高)的影响。因此,特别针对NMOS晶体管的保护可以有效改善半导体装
置的工作性能。
电位,第二参考电位与第二偏置电位之间的电位差保持固定。通过该实施例,可以将第一电
流支路中的第一PMOS晶体管的源极和漏极之间的电压限制在一定电压以下,从而为该第一
PMOS晶体管提供有效保护,这改善半导体装置的工作性能,并且避免产生诸如漏电的问题。
管的源极与第一参考电位之间的第一电阻器和第二双极结型晶体管,并且第一双极结型晶
体管的基极耦合到第二双极结型晶体管的基极并且耦合到第一参考电位。通过该实施例,
可以在第一电流支路和第二电流支路中提供具有正温度系数的电流。
晶体管的栅极,并且第三PMOS晶体管的栅极被耦合到第一NMOS晶体管的源极。通过该实施
例,第二电流支路中的附加的NMOS晶体管的偏置电位可以由半导体装置的核心部分提供,
而不再需要另外专门设置提供偏置电位的电流支路,这有效地简化半导体装置的结构、减
少了面积、并且降低了功耗。
第四PMOS晶体管,第四PMOS晶体管的栅极被耦合到第一PMOS晶体管的栅极和第二PMOS晶体
管的栅极,第五PMOS晶体管的栅极被耦合到第二偏置电位。通过该实施例,利用附加的PMOS
晶体管,可以将第四PMOS晶体管的源极和漏极之间的电压限制在一定电压(例如该PMOS晶
体管的有效工作电压)以下。
体装置的输出。
PMOS晶体管的栅极,其中第四电流支路还包括第七PMOS晶体管,第七PMOS晶体管的源极被
耦合到第六PMOS晶体管的漏极,第七PMOS晶体管的栅极被耦合到第二偏置电位。通过该实
施例,利用附加的PMOS晶体管,可以将第六PMOS晶体管的源极和漏极之间的电压限制在一
定电压(例如该PMOS晶体管的有效工作电压)以下。
中的每个MOS晶体管的栅极被耦合到其漏极,第一电流源与至少一个MOS晶体管之间的节点
被配置为提供第一偏置电位。通过该实施例,可以提供与第一参考电位具有固定电位差的
电位作为第一偏置电位,并且还可以改变至少一个MOS晶体管中的晶体管的数目,从而根据
需要来调整第一偏置电位。
管中的每个MOS晶体管的栅极被耦合到其漏极,第二电流源与至少一个MOS晶体管之间的节
点被配置为提供第二偏置电位。通过该实施例,可以提供相对于第二参考电位具有固定电
位的电位作为第二偏置电位,并且还可以改变至少一个MOS晶体管中的晶体管的数目,从而
根据需要来调整第二偏置电位。
当半导体集成电路采用该半导体装置时,改善了该半导体集成电路的可靠性和稳定性,并
且扩大了该半导体集成电路的应用范围。
意限制本公开的范围。
附图说明
具体实施方式
该被解释为限于这里阐述的实施方式,相反提供这些实施方式是为了更加透彻和完整地理
解本公开内容。应当理解的是,本公开内容的附图及实施方式仅用于示例性作用,并非用于
限制本公开内容的保护范围。
施方式”或“该实施例/实施方式”应当理解为“至少一个实施例/实施方式”。术语“第一”、
“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
附加MOS晶体管的栅极,可以将重要MOS晶体管的漏极与源极之间的电压VDS限制在一定电压
水平内,例如低于该重要MOS晶体管的有效工作电压,从而改善半导体装置的工作性能(例
如消除漏电问题)。
V2可以高于第一参考电位V1。作为示例,参考电位V1可以是接地电位,并且参考电位V2可以
是高于接地电位的电源电位,例如5V的电源电位。例如,供电电源(未示出)的输入和输出可
以分别被耦合到参考电位V2和参考电位V1,从而为半导体装置100提供电压和电流。然而,
可以理解是,在参考电位V2与参考电位V1之间也可以提供其他适当的电位差或电压,并且
参考电位V1和参考电位V2也可以是其他适当的任何电位。
第一PMOS晶体管PM1。作为示例,PMOS晶体管PM1的源极可以直接耦合到参考电位V2,PMOS晶
体管PM1的漏极可以直接或间接耦合到NMOS晶体管NM1的漏极,并且NMOS晶体管NM1的源极
经由其他元件耦合到参考电位V1。
第二PMOS晶体管PM2。作为示例,PMOS晶体管PM2的源极可以直接耦合到参考电位V2,PMOS晶
体管PM2的漏极可以间接耦合到NMOS晶体管NM2的漏极,并且NMOS晶体管NM2的源极经由其
他元件耦合到参考电位V1。
栅极彼此耦合并且耦合到PMOS晶体管PM2的漏极。具体地,可以看出,NMOS晶体管NM1和PMOS
晶体管PM2均采用了二极管接法,并且NMOS晶体管NM1和NM2的栅极之间以及PMOS晶体管PM1
和PM2的栅极之间均分别相互耦合。NMOS晶体管NM1、NMOS晶体管NM2、PMOS晶体管PM1和PMOS
晶体管PM2的这种布置方式可以在半导体装置中提供与电源无关的电流。
被耦合到第一偏置电位V3,该第一偏置电位V3与第一参考电位V1之间的电位差保持固定。
下面将同时参考图1和图2来进行进一步的详细说明。图2示出了半导体装置100的第二电流
支路120的放大电路图。
情况)。在这种情况下,由于PMOS晶体管PM2采用二极管接法,并且其源极S耦合到参考电位
V2,因此NMOS晶体管NM2的漏极D的电位VD‑NM2=V2‑VGS‑PM2,其中VGS‑PM2是PMOS晶体管PM2的源
极S与栅极G之间的电压,并且此时VGS‑PM2是固定值。因此,NMOS晶体管NM2的漏极D的电位
VD‑NM2实际上与第二参考电位V2相关联,即由参考电位V2决定。当不同的电源电位被提供到
参考电位V2时,NMOS晶体管NM2的漏极D的电位VD‑NM2也将随之浮动。电位VD‑NM2(相对于参考
电位V1)的浮动可能会对NMOS晶体管NM2产生一些不利影响。例如,电位VD‑NM2的浮动可能导
致NMOS晶体管NM2的漏极D与源极S之间的电压VDS‑NM2高于NMOS晶体管NM2的有效工作电压。
例如,在采用0.11μm低压工艺生产的半导体装置中,NMOS晶体管NM2的漏极D与源极S之间的
典型有效工作电压为3.3V,并且如果将第一参考电位V1接地并且在参考电位V2上提供5V的
参考电位,则可能在NMOS晶体管NM2的漏极D与源极S之间产生高于3.3V的电压。如前文所
述,这种过高的电压会使得NMOS晶体管NM2出现漏电问题,进而影响半导体装置的工作性
能。
极被耦合到晶体管NM2的漏极D,并且NMOS晶体管NM3的漏极被耦合到晶体管PM2的漏极D,同
时NMOS晶体管NM3的栅极被耦合到偏置电位V3。在这种布置中,NMOS晶体管NM2的漏极电位
VD‑NM2=V3‑VGS‑NM3,其中VGS‑NM3是NMOS晶体管NM3的栅极与源极之间的电压,并且此时VGS‑NM3为
固定值。由此,NMOS晶体管NM2的漏极电位VD‑NM2不再跟随第二参考电位V2浮动,而是由偏置
电位V3来决定。同时,偏置电位V3可以基于第一参考电位V1来设置。也就是说,偏置电位V3
是与第一参考电位V1具有固定电位差的电位,该固定电位差不会随着参考电位V2与V1之间
的电位差的变化改变。由此,NMOS晶体管NM2的漏极电位VD‑NM2(其由偏置电位V3决定)被嵌位
在相对于第一参考电位V1固定的电位,而不会随着第二参考电位V2的改变而浮动。此外,偏
置电位V3还可以根据NMOS晶体管NM2的漏极与源极之间的有效工作电压来设置,以便确保
NMOS晶体管NM2的漏极与源极之间的电压被保持在有效工作电压以下。
上方叠加NMOS晶体管NM3并且施加适当的偏置电位V3,可以确保NMOS晶体管NM2的漏源极电
压处于需要的水平(例如可以始终低于有效工作电压),从而缓解或者消除NMOS晶体管NM2
中的漏电问题。
一个MOS晶体管NM4、NM5、NM6,至少一个MOS晶体管NM4、NM5、NM6中的每个MOS晶体管的栅极
被耦合到其漏极,第一电流源I1与至少一个MOS晶体管NM4、NM5、NM6之间的节点被配置为提
供第一偏置电位V3。
第二参考电位V2,其另一端耦合到NMOS晶体管NM4的漏极。由于采用了二极管接法,NMOS晶
体管NM4、NM5、NM6中的每个NMOS晶体管具有固定不变的漏源极电压。由此,可以在电流源I1
与NMOS晶体管NM4之间的节点处提供相对于第一参考电位V1固定的电位,并且将其用作上
文所述的偏置电位V3。可以理解的是,可以改变串联连接的NMOS晶体管的数目,从而根据需
要来调整上述节点与第一参考电位V1之间的电位差,另外,也可以采用PMOS晶体管来替代
上面的NMOS晶体管NM4、NM5、NM6。
被耦合到第二偏置电位V4,第二参考电位V2与第二偏置电位V4之间的电位差保持固定。
体管PM3的情况)。在这种情况下,PMOS晶体管PM1的漏极电位与第一参考电位V1相关联,或
者由第一参考电位V1决定,而PMOS晶体管PM1的源极电位为第二参考电位V2。因此,在第二
参考电位V2相对于第一参考电位V1增加或减少时,PMOS晶体管PM1的源漏极电压也将随之
变化。PMOS晶体管PM1的源漏极电压的不确定性会对PMOS晶体管PM1的性能产生一些不利影
响。例如,当在第二参考电位V2相对于第一参考电位V1增加过多时,可能使得PMOS晶体管
PM1的源极与漏极之间承受过高电压,例如高于PMOS晶体管PM1的源极与漏极之间的有效工
作电压,从而可能在PMOS晶体管PM1产生漏电现象。
的漏极耦合到NMOS晶体管NM1的漏极,并且PMOS晶体管PM3的栅极被耦合到参考电位V4。在
这种布置中,PMOS晶体管PM1的漏极电位VD‑PM1=V4+VGS‑PM3,其中VGS‑PM3是PMOS晶体管PM3的栅
极与源极之间的电压,并且此时VGS‑PM3为固定值。由此,PMOS晶体管PM1的漏极电位VD‑PM1不再
与第一参考电位V1相关联,而是由偏置电位V4来决定。同时,偏置电位V4可以基于第二参考
电位V2来设置。也就是说,第二参考电位V2与偏置电位V4之间具有固定电位差,该固定电位
差不会随着参考电位V2与V1之间的电位差的变化改变。由此,PMOS晶体管PM1的漏极电位
VD‑PM1(其由偏置电位V4决定)可以相对于第二参考电位V2处于固定电位(即参考电位V2与漏
极电位VD‑PM1之间具有固定电位差),由此PMOS晶体管PM1的源极与漏极之间的电压不会由于
第二参考电位V2与第一参考电位V1之间的电位差的浮动而改变,例如不会增加到过高的电
压。此外,偏置电位V4还可以根据PMOS晶体管PM1的源极与漏极之间的有效工作电压来设
置,以避免PMOS晶体管PM1的源极与漏极之间的电压高于有效工作电压。
一个MOS晶体管PM8、PM9、PM10,至少一个MOS晶体管PM8、PM9、PM10中的每个MOS晶体管的栅
极被耦合到其漏极,第二电流源I2与至少一个MOS晶体管PM8、PM9、PM10之间的节点被配置
为提供第二偏置电位V4。
第一参考电位V1,其另一端耦合到PMOS晶体管PM10的漏极。由于采用了二极管接法,PMOS晶
体管PM8、PM9、PM10中的每个PMOS晶体管具有固定不变的源漏极电压。由此,可以在电流源
I2与PMOS晶体管PM10之间的节点处提供相对于第二参考电位V2固定的电位,并且将其用作
上文所述的偏置电位V4。可以理解的是,可以改变串联连接的PMOS晶体管的数目,从而根据
需要来调整上述节点与第二参考电位V2之间的电位差,另外,也可以采用NMOS晶体管来替
代上面的PMOS晶体管PM8、PM9、PM10。
耦合在第二NMOS晶体管NM2的源极与第一参考电位V1之间的第一电阻器R1和第二双极结型
晶体管T2,并且第一双极结型晶体管T1的基极耦合到第二双极结型晶体管T2的基极并且耦
合到第一参考电位V1。具体而言,双极结型晶体管T1的发射极耦合到NMOS晶体管NM1的源
极,双极结型晶体管T1的集电极耦合到第一参考电位V1,以及双极结型晶体管T2的发射极
耦合到第一电阻器R1的一端,双极结型晶体管T2的集电极耦合到第一参考电位V1,第一电
阻器R1的另一端耦合到第二NMOS晶体管NM2。另外,双极结型晶体管T1和T2的基极相互耦合
并耦合到第一参考电位V1。这里,利用了一个双极结型晶体管的基极‑发射极电压和另一个
双极结型晶体管的基极‑发射极电压之间的差值与绝对温度成正比,由此可以在第一电流
支路110和第二电流支路120中提供具有正温度系数的电流。
T3、第二电阻器R2、第五PMOS晶体管PM5和第四PMOS晶体管PM4,第四PMOS晶体管PM4的栅极
被耦合到第一PMOS晶体管PM1的栅极和第二PMOS晶体管PM2的栅极,第五PMOS晶体管PM5的
栅极被耦合到第二偏置电位V4。
结型晶体管T3的集电极和基极被耦合到第一参考电位V1,并且双极结型晶体管T3的发射极
耦合到电阻器R2的一端。在该电流支路130中,为了保护PMOS晶体管PM4,还设置了PMOS晶体
管PM5。PMOS晶体管PM5的源极被耦合到PMOS晶体管PM4的漏极,PMOS晶体管PM5的漏极被耦
合到电阻器R2的另一端,并且PMOS晶体管PM5的栅极被耦合到偏置电位V4。基于与电流支路
110的附加PMOS晶体管PM3相同的原理,通过提供PMOS晶体管PM5,可以将PMOS晶体管PM4的
源极和漏极之间电压保持在某个固定值,而不会随着第二参考电位V2与第一参考电位V1之
间的电位差的变化而浮动,从而有效避免了过高电压导致PMOS晶体管PM4出现漏电。
PM1和PM2的并行配置使得电流支路130中可以流过与电流支路110和120中的电流相同或成
比例的电流。如前文所述,由于电流支路110和电流支路120中的电流具有正温度系数,因此
流过电流支路130的电流同样具有正温度系数,从而在电阻器R2的两端产生具有正温度系
数的电压。此外,双极结型晶体管T3的发射极到基极之间的电压是具有负温度系数的电压。
正温度系数的电压与负温度系数的电压的叠加可以在电阻器R2与PMOS晶体管PM5之间的节
点处提供与温度无关的基准电压VBG。
耦合到第一PMOS晶体管PM1的栅极和第二PMOS晶体管PM2的栅极,其中第四电流支路140还
包括第七PMOS晶体管PM7,第七PMOS晶体管PM7的源极被耦合到第六PMOS晶体管PM6的漏极,
第七PMOS晶体管PM7的栅极被耦合到第二偏置电位V4。
耦合到偏置电位V4。基于与电流支路110的附加PMOS晶体管PM3相同的原理,通过提供PMOS
晶体管PM7,可以将PMOS晶体管PM6的源极和漏极之间电压保持在某个固定值,而不会随着
第二参考电位V2与第一参考电位V1之间的电位差的变化而浮动,从而有效避免了过高电压
导致PMOS晶体管PM6出现漏电。
以流过与电流支路110和120中的电流相同或成比例的电流。如前文所述,由于电流支路110
和电流支路120中的电流具有正温度系数,因此流过电流支路130的电流同样具有正温度系
数。由此,第四电流支路140可以作为输出向外提供正温度系数的偏置电流。
布置,而NMOS晶体管NM1、NM2以及PMOS晶体管PM1、PM2、PM4、PM6的布置和连接与图2所示的
半导体装置100基本相同。为了清楚简明,不再对相同的部分进行描述,而仅仅进一步详细
说明半导体装置200与半导体装置100的不同之处。
第三NMOS晶体管NM3的栅极,并且第三PMOS晶体管PM3的栅极被耦合到第一NMOS晶体管NM1
的源极。
晶体管NM1的漏极。然而,电流支路210中的PMOS晶体管PM3的作用不同于电流支路110中的
PMOS晶体管PM3。电流支路210中的PMOS晶体管PM3的栅极被耦合到同一支路中的NMOS晶体
管NM1的源极(即双极结型晶体管T1的发射极),由此可以在PMOS晶体管PM3的源极处提供与
第一参考电位V1具有固定电位差的电位,该固定电位差仅仅取决于参考电位V1,而不会随
着参考电位V2与V1之间的电位差的变化改变。然后,PMOS晶体管PM3的源极被耦合到电流支
路220的附加NMOS晶体管NM3的栅极,从而为附加晶体管NM3的栅极提供偏置电位。由于NMOS
晶体管NM2的漏极电位由NM3的栅极的偏置电位决定,因此NMOS晶体管NM2的漏极电位可以
与第一参考电位V1具有固定的电位差,而不会受到第二参考电位V2和第一参考电位V1之间
的电位差变化的影响。由此,NMOS晶体管NM2的漏极和源极之间的电压有利地被限制在一定
电压以下(例如有效工作电压以下)。
PMOS晶体管PM1的源极为第二参考电位V2。因此PMOS晶体管PM1的源极和漏极之间的电压仍
然可能受到电源电位波动的影响。虽然如此,图3的实施例仍然带来明显有益的效果。首先,
与图2的实施例相同,由于在第二电流支路220中设置了附加NMOS晶体管NM3,电流支路220
中的较为重要的晶体管NM2得到了有效的保护,避免了受到电源电位波动的影响。其次,为
晶体管NM2提供保护的附加晶体管NM3的偏置电位可以由半导体装置的核心部分(即第一电
流支路210)提供,而不再需要专门提供附加的电流支路150,这有效地简化半导体装置的结
构、减少了面积、并且降低了功耗。
并将电压基准和电流基准广泛应用于各种功能电路。半导体装置100或200的重要MOS晶体
管的漏极和源极之间的电压有利地被限制而不会受到电源电压变化的影响,从而避免了电
源电压变化带来的不利影响(例如漏电问题)。因此,采用这种半导体装置的半导体集成电
路的可靠性和稳定性得到了进一步的改善。此外,由于可以适用于更多的电源电压,因此该
半导体集成电路具有更大的应用范围。
实施方式并不局限于所公开的具体实施方式,并且修改形式和其它实施方式意在包括在本
公开的范围之内。此外,虽然以上描述和相关附图在部件和/或功能的某些示例组合形式的
背景下对示例实施方式进行了描述,但是应当意识到的是,可以由备选实施方式提供部件
和/或功能的不同组合形式而并不背离本公开的范围。就这点而言,例如,与以上明确描述
的有所不同的部件和/或功能的其它组合形式也被预期处于本公开的范围之内。虽然这里
采用了具体术语,但是它们仅以一般且描述性的含义所使用而并非意在进行限制。