可互联HART通信协议芯片及其使用方法

摘要

本发明提供一种可互联HART通信协议芯片及其使用方法，其包括供电电源模块、AXI4总线模块、CLK时钟管理模块、RAM数据存储模块、数据帧解析模块、纵向奇偶校验模块、数据打包模块和信号调制解调模块。其工作方法具体包括：芯片发送数据的方法：CPU向从设备写入数据时芯片接收数据，并将数据存入RAM存储器和寄存器堆栈；进行纵向奇偶校验后将数据打包，将数据信号调成方波作为芯片输出信号；以及芯片接收数据的方法：将接收的方波信号转换成数字量，并传输给数据帧解析模块解析出DATA数据字节，经过纵向奇偶校验后，保存到RAM存储器，最后通过AXI4总线上传给CPU进行处理。本发明使HART芯片更加灵活、统一、标准化；提高CPU与HART芯片数据交互。

权利要求

1.一种可互联HART通信协议芯片，其特征在于：其包括：AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块、CLK时钟管理模块、供电电源模块以及调制解调模块；其中AXI4总线模块包括AXI4‑Lite总线接口和AXI4‑Full总线接口两部分，奇偶校验模块包括第一纵向奇偶校验模块和第二纵向奇偶校验模块，调制解调模块包括解调电路和调制电路；

所述AXI4‑Lite总线接口与寄存器堆栈相连，所述寄存器堆栈存储CPU发出的控制信息较短的字节；所述控制信息较短的字节包括START起始字节、ADDR设备地址字节、COM命令字节以及波特率；

所述AXI4‑Full总线接口则是与RAM存储器相连，所述RAM存储器存储HART芯片与CPU交互的长字节DATA数据；

所述RAM存储器分别与所述第一纵向奇偶校验模块和所述第二纵向奇偶校验模块相连接，第一纵向奇偶校验模块对从RAM存储器中读取的数据进行校验，第二纵向奇偶校验模块用于对要存储到RAM存储器中的数据进行校验；

所述寄存器堆栈模块和所述第一纵向奇偶校验模块都与所述数据打包模块相连接，所述数据打包模块用于对从寄存器堆栈模块和第一纵向奇偶校验模块接收的数据按照HART协议要求进行打包；

所述数据帧解析模块与所述第二纵向奇偶校验模块相连接，数据帧解析模块将数字信号按字节转换成HART协议数据结构，并发送至第二纵向奇偶校验模块；

调制解调模块中的调制电路与数据打包模块相连接，调制电路将数据信号调制成方波，作为芯片的输出信号；

调制解调模块的解调电路与数据帧解析模块相连接，解调电路用于将芯片接收的外部方波信号解调成数据信号，以供数据帧解析模块解析；

CLK时钟管理模块分别与AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块以及调制解调模块连接，CLK时钟管理模块用于产生芯片时钟；

供电电源与AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块、CLK时钟管理模块以及调制解调模块连接，供电电源用于供电；

所述RAM存储器模块为双端口RAM，有两个端口读写；根据寄存器堆栈的BCNT位计数器，确定CPU数据字节位宽，分配出RAM存储器地址范围，按照RAM地址递增缓存CPU写入的数据字节；

所述CLK时钟管理模块根据外部输入时钟，通过数字逻辑分频得到1.84MHz芯片内部各模块的驱动时钟，并在1.84MHz时钟基础上分频出460.8kHz的时钟供给调制解调模块，保证电路在3.5mA的时候能正常使用，通过读取片内寄存器堆栈波特率，设置成1.2Kbps波特率，适配HART传输协议标准；

所述数据帧解析模块将数字信号按字节转换成HART协议数据结构包括：HART协议数据帧的PREAMBLE帧头、START起始字节、ADDR设备地址字节、COM命令字节、DATA数据字节以及CHK校验字节；

所述数据打包模块用于对从寄存器堆栈模块和第一纵向奇偶校验模块接收的数据按照HART协议要求进行打包,具体为：从第一纵向奇偶校验模块获取DATA数据字节和CHK校验字节，从寄存器堆栈中读取START起始字节、ADDR设备地址字节和COM命令字节，通过数据打包模块，在DATA数据字节前面按顺序添加PREAMBLE帧头，然后添加START起始字节、ADDR设备地址字节和COM命令字节，在DATA数据字节之后添加CHK校验字节，完成数据打包；

在HART协议规定中，START起始字节占用一个字节宽度，决定着HART芯片使用的结构是长结构模式、短结构模式还是突发模式；ADDR设备地址字节，则包含了主机地址和从机地址，可通过CPU写入不同的设备地址，调取所需的设备信息；COM命令字节用来表示主机需要从机执行的动作。

2.一种根据权利要求1所述的可互联HART通信协议芯片，其特征在于：所述调制解调模块接收和输出的方波信号频率为1200Hz和2200Hz。

3.一种权利要求1所述的可互联HART通信协议芯片的使用方法，其特征在于：其具体包括芯片发送数据的方法和芯片接收数据的方法：所述芯片发送数据的方法具体包括以下步骤：S11、当CPU向从设备写入数据时，以广播的形式发送HART芯片地址和要写入HART芯片的数据，所有HART芯片通过AXI4接口接收数据，并将CPU发送的HART芯片地址与自己已经配置好的地址对比，如果地址一样，则该HART芯片与CPU建立数据交互；

S12、通过AXI4‑Full将数据写入RAM存储器，通过AXI4‑Lite将短字节数据写入寄存器堆栈；

S13、对从RAM存储器中读取的DATA数据字节进行纵向奇偶校验，得到的校验结果为CHK校验字节；

S14、数据打包模块对DATA数据字节进行打包，打包完成之后由低位到高位分别为PREAMBLE导言字节，START起始字节，ADDR设备地址字节，COM命令字节，DATA数据字节，CHK校验字节,将打包好的数据按位发送到调制解调模块的调制电路；

S15、通过调制电路将数据进行调制，通过输入的0、1数据信号调制成两种频率的方波，方波频率分别为1200Hz和2200Hz，并作为芯片输出信号；

所述芯片接收数据的方法具体包括以下步骤：S21、将接收的信号处理成1200Hz和2200Hz的方波输入到调制解调模块的解调电路；

S22、通过调制解调模块的解调电路，将两种频率方波分别转换成0、1数字量，并传输给数据帧解析模块；

S23、数据帧解析模块将数字量的值，按字节转换成HART协议数据结构；

S24、将DATA数据字节经过纵向奇偶校验后，保存到RAM存储器；

S25、通过AXI4总线的AXI4‑Full总线接口上传给CPU，通过CPU对DATA数据进行处理。

说明书

可互联HART通信协议芯片及其使用方法

技术领域

[0001] 本发明涉及芯片制造领域，具体涉及一种可互联HART通信协议芯片及其使用方法。

背景技术

[0002] 芯片产业是制造业的上游，被称之为“工业粮食”，是制造业必不可少的核心技术。目前正大力进行制造转型，促进高端制造业的发展，在这个过程中芯片产业成为其中极其
重要的环节。随着物联网互联网的发展，通信技术也迎来了科技变革，通信技术以移动接
入、实时通信、宽带传输、泛在计算、传感互联等技术表现形式成为大力发展的一个技术领
域。

[0003] 在现代化工厂中，HART（Highway Addressable Remote Transducer，可寻址远程传感器高速通道的开放通信协议）装置提供具有相对低的带宽，适度响应时间的通信，经过
10多年的发展，HART技术在国外已经十分成熟，并已成为全球智能仪表的工业标准。但在工
业以太网与工业物联网的大背景下，传统的HART仪器仪表与HART传统芯片面临着变革与挑
战，目前HART协议芯片设计种类单一，结构简单，所支持的设备和CPU控制设备类型有所局
限，传输速率低下等情况面临着以下挑战：第一，传统HART芯片单一对应HART仪器仪表与单
一的CPU控制端，在大型厂间内布线密度低，布线数量大，成本高；第二，传统的HART芯片无
时间同步机制，数据延迟不可控；第三，传统HART芯片一个CPU对应一个HART芯片，只对所控
制的设备进行数据读写单一过程，智能仪表运行时与控制系统的互动有待提高，智能仪表
间缺乏互操作。

[0004] 因此，目前需要对HART协议芯片进行改进，以适应工业以太网与工业物联网对HART协议芯片新的需求。

发明内容

[0005] 针对传统的HART芯片局限于固定厂商设备使用灵活性差，设备接口落后，数据传输量低，布线密度低，布线数量大，智能仪表间缺少互操作等问题，本发明提供一种可互联
HART通信协议芯片的架构及其使用方法。

[0006] 针对传统HART芯片一个CPU对应一个HART芯片，只对所控制的设备进行数据读写单一过程，智能仪表运行时与控制系统的互动有待提高，智能仪表间缺乏互操作，以及传输
效率低等问题，本发明改进的HART通信协议架构选取AXI4总线协议代替传统的UART传输接
口与CPU微控制器进行数据交互，利用AXI4五个互不影响独立的通道，提高数据传输的效率
以及稳定性。AXI4总线与传统的UART单一传输通道不同，AXI4总线有五个独立通道，分别为
读地址通道read address、读数据通道read data、写地址通道write addrress、写数据通
道write data和写回复通道write response。由于AXI4总线个通道都是独立并行的，所以
可对HART芯片同时进行读写操作，提高读写效率，又由于每条通道都使用VALID/READY握手
机制，每条通道的数据流也是单方向流动，相比于传统URAT传输方式大大提高了传输数据
的准确程度与稳定性，降低传输过程中的数据错误概率。除此之外，AXI4总线在互联之后给
自身分配不同的ID，可以实现一个CPU挂多个HART芯片，并对不同HART芯片所连接的设备节
点进行独立的数据交互或者设备命令控制，通过一个CPU微控制器，可采集多个HART芯片数
据，在数据通信的同时，可以通过CPU间接实现智能仪表间的互操作，通过AXI4总线，将串行
数据转换成并行数据的操作方式，也将提高数据读取效率与速度，解决传统HART芯片传输
速率低的问题。

[0007] 针对目前HART芯片使用条件复杂，HART芯片工作时钟与CPU输出时钟不匹配以及数据读写缓慢问题，本发明增设RAM存储器模块于HART通信芯片内部，所设计的RAM数据存
储模块解决了CPU与HART芯片通信时钟和HART芯片与HART设备节点通信时钟不匹配问题，
HART芯片内部模块时钟在500kHz左右，HART芯片传输速率在1.2Kbps，而传统的HART芯片不
带有缓存模块，CPU读写HART芯片数据也需要同样的时钟速度，而加入RAM数据存储模块之
后，CPU与HART芯片时钟模块可以根据需求设定，使更高效率读取HART芯片数据。RAM存储器
作为内部存储模块，可以根据不同的地址，随时读写数据信息，在所有的访问设备中RAM存
储器读写速度是最快的，大大提高HART芯片与CPU数据交互速度，提高工作效率。

[0008] 本发明公开了一种可互联HART通信协议芯片的架构，其包括：AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块、CLK时钟
管理模块、供电电源模块以及调制解调模块；其中AXI4总线模块包括AXI4‑Lite总线接口和
AXI4‑Full总线接口两部分，奇偶校验模块包括第一纵向奇偶校验模块和第二纵向奇偶校
验模块，调制解调模块包括解调电路和调制电路；

[0009] AXI4‑Lite总线接口与寄存器堆栈相连，寄存器堆栈存储CPU发出的START转态字节、ADDR设备地址字节与COM命令字节以及波特率等控制信息较短的字节；

[0010] AXI4‑Full总线接口则是与RAM存储器相连，所述RAM存储器存储HART芯片与CPU交互的长字节DATA数据；

[0011] RAM存储器分别与所述第一纵向奇偶校验模块和所述第二纵向奇偶校验模块相连接，第一纵向奇偶校验模块对从RAM存储器中读取的数据进行校验，第二纵向奇偶校验模块
用于对要存储到RAM存储器中的数据进行校验；

[0012] 寄存器堆栈模块和所述第一纵向奇偶校验模块都与所述数据打包模块相连接，数据打包模块用于对从寄存器堆栈模块和第一纵向奇偶校验模块接收的数据按照HART协议
要求进行打包；

[0013] 数据帧解析模块与所述第二纵向奇偶校验模块相连接，数据帧解析模块将数字信号按字节转换成HART协议数据结构，并发送至第二纵向奇偶校验模块；

[0014] 调制解调模块中的调制电路与数据打包模块相连接，调制电路将数据信号调制成方波，作为芯片的输出信号；

[0015] 调制解调模块的解调电路与数据帧解析模块相连接，解调电路用于将芯片接收的外部方波信号解调成数据信号，以供数据帧解析模块解析；

[0016] CLK时钟管理模块分别与AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块以及调制解调模块连接，CLK时钟管理模块用
于产生芯片时钟；

[0017] 供电电源与AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块、CLK时钟管理模块以及调制解调模块连接，供电电源用于
供电。

[0018] 优选的，RAM存储器模块为双端口RAM，有两个端口读写；根据寄存器堆栈的BCNT位计数器，确定CPU数据字节位宽，分配出RAM存储器地址范围，按照RAM地址递增缓存CPU写入
的数据字节。

[0019] 优选的，CLK时钟管理模块根据外部输入时钟，通过数字逻辑分频得到1.84MHz芯片内部各模块的驱动时钟，并在1.84MHz时钟基础上分频出460.8kHz的时钟供给调制解调
模块，保证电路在3.5mA的时候可以正常使用，通过读取片内寄存器堆栈波特率，设置成
1.2Kbps波特率，适配HART传输协议标准。

[0020] 优选的，数据帧解析模块将数字信号按字节转换成HART协议数据结构包括：HART协议数据帧的PREAMBLE帧头、START起始字节、ADDR HART从设备地址字节、STATUS状态字
节、DATA数据字节以及CHK校验字节。

[0021] 优选的，数据打包模块用于对从寄存器堆栈模块和第一纵向奇偶校验模块接收的数据按照HART协议要求进行打包,具体为：从第一纵向奇偶校验模块获取DATA数据字节和
CHK校验字节，从寄存器堆栈中读取START起始字节、ADDR HART从设备地址字节和COM命令
字节，通过数据打包模块，在DATA数据字节前面按顺序添加PREAMBLE帧头，然后添加START
起始字节、ADDR地址字节和COM命令字节，在DATA数据字节之后添加CHK奇偶校验字节，完成
数据打包。

[0022] 优选的，调制解调模块接收和输出的方波信号频率为1200Hz和2200Hz。

[0023] 本发明还公开了一种可互联HART通信协议芯片的使用方法，其具体包括芯片发送数据的方法和芯片接收数据的方法：

[0024] 芯片发送数据的方法具体包括以下步骤：

[0025] S11、当CPU向从设备写入数据时，以广播的形式发送HART芯片地址和要写入HART芯片的数据，所有HART芯片通过AXI4接口接收数据，并将CPU发送的HART芯片地址与自己已
经配置好的地址对比，如果地址一样，则该HART芯片与CPU建立数据交互；

[0026] S12、通过AXI4‑Full将数据写入RAM存储器，通过AXI4‑Lite将短字节数据写入寄存器堆栈；

[0027] S13、对从RAM存储器中读取的DATA数据字节进行纵向奇偶校验，得到的校验结果为CHK校验字节；

[0028] S14、数据打包模块对DATA数据字节进行打包，打包完成之后由低位到高位分别为PREAMBLE导言字节，START起始字节，ADDR地址字节，COM命令字节，DATA数据字节，CHK校验
字节,将打包好的数据按位发送到调制解调模块的调制电路；

[0029] S15、通过调制电路将数据进行调制，通过输入的0、1数据信号调制成两种频率的方波，方波频率分别为1200Hz和2200Hz，并作为芯片输出信号；

[0030] 芯片接收数据的方法具体包括以下步骤：

[0031] S21、将接收的信号处理成1200Hz和2200Hz的方波输入到调制解调模块的解调电路；

[0032] S22、通过调制解调模块的解调电路，将两种频率方波分别转换成0、1数字量，并传输给数据帧解析模块；

[0033] S23、数据帧解析模块将数字量的值，按字节转换成HART协议数据结构；

[0034] S24、将DATA数据字节经过纵向奇偶校验后，保存到RAM存储器；

[0035] S25、通过AXI4总线的AXI4‑Full总线接口上传给CPU，通过CPU对DATA数据进行处理。

[0036] 与现有技术相比，本发明具有以下有益效果：

[0037] 1、通过加入可互联AXI4总线接口有效的解决了传统HART通信芯片UART设备接口所带来的速率低，数据流单一，智能仪表不可互联互操作问题，使HART芯片更具多样化，统
一化，标准化的要求。

[0038] 2、利用AXI4总线数据传输串行并行相互转化的特点，提高CPU与HART芯片数据交互速度。

[0039] 3、利用AXI4总线所连接的RAM存储器与寄存器堆栈，使数据信息和控制信息分开操作，实现对HART芯片灵活控制。

[0040] 4、通过CPU输入时钟与输入的波特率，可调节HART芯片传输速率，使HART芯片更具灵活性，适应更多工作场合。

[0041] 5、利用AXI4总线级联时自行分配的IP地址，实现一块CPU可挂载多个HART通信芯片工作，使HART通信芯片在使用时更具有系统化，可实现HART芯片所连接的智能仪表互操
作，并且提高了资源利用率，解决了常见布局布线繁琐等问题。

[0042] 6、利用RAM存储器的缓存功能，可使AXI总线读写与HART芯片读写工作在两个时钟域，在保证HART协议规定的传输速度的同时，可提高CPU与HART芯片的数据交互。

附图说明

[0043] 图1为传统HART芯片架构图；

[0044] 图2为本发明HART芯片架构设计图；

[0045] 图3为本发明HART芯片发送数据的步骤流程图；

[0046] 图4为本发明HART芯片接收数据的步骤流程图；

[0047] 图5为本发明AXI4总线协议数据传输流程图；

[0048] 图6为本发明HART协议纵向奇偶校验原理图。

具体实施方式

[0049] 为更好的理解本发明的技术方案，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图
中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

[0050] 本发明所设计的HART芯片架构改进设计图如图2所示，与传统架构图1相比，本发明在传统的HART芯片基础上添加了AXI4总线与RAM存储器两部分，本发明提出的可互联
HART通信协议芯片的架构包含以下模块：AXI4总线模块、寄存器堆栈模块、RAM存储器模块、
纵向奇偶校验模块、数据帧解析模块、数据打包模块、CLK时钟管理模块、供电电源模块以及
调制解调模块；其中AXI4总线模块包括AXI4‑Lite总线接口和AXI4‑Full总线接口两部分，
奇偶校验模块包括第一纵向奇偶校验模块和第二纵向奇偶校验模块，调制解调模块包括解
调电路和调制电路；

[0051] 本发明所设计的AXI4总线模块是与CPU进行数据交互总线接口，该模块由两部分构成，分别为AXI4‑Lite总线接口和AXI4‑Full总线接口。其中AXI4‑Lite总线接口用于连接
CPU和芯片内的寄存器堆栈，用于读写寄存器堆栈，寄存器堆栈存储CPU发出的START转态字
节、ADDR设备地址字节与COM命令字节以及波特率等控制信息较短的字节，是HART芯片与
CPU短字节信息交互接口。在HART协议规定中，START转态字节占用一个字节宽度，决定着
HART芯片使用的结构是“长”结构模式、“短”结构模式还是“突发模式”。ADDR地址字节，则包
含了主机地址和从机地址，可通过CPU写入不同的设备地址，调取所需的设备信息。COM命令
字节，该字节的范围为253，用16进制0 FD表示，31，127，254，255为预留值，用来表示主机需
~
要从机执行的动作。其中AXI4‑Full总线接口模块实现与CPU相连，用于CPU读写片内RAM存
储器，实现数据帧结构的信息交互，其中AXI4‑Full总线接口用于连接CPU和RAM存储器，RAM
存储器存储HART芯片与CPU交互的长字节DATA数据。AXI4总线所特有的握手机制，使CPU与
HART芯片在数据交互上更加稳定可靠，大大降低数据传输的错误概率，通过CPU分配AXI4多
个ID，可以实现一个CPU挂多个HART芯片，并对不同HART芯片所连接的设备节点进行独立的
数据交互或者设备命令控制。

[0052] 本发明增设的RAM存储器模块为双端口RAM，有两个端口读写，大大增加了对CPU和从机设备数据存储效率。根据寄存器堆栈的BCNT位计数器，确定CPU数据字节位宽，分配出
RAM存储器地址范围，按照RAM地址递增缓存CPU写入的数据字节。根据HART总线协议规定目
前DATA数据字节最多为25字节，但随着通讯速度的提高，正在放宽这一标准，所以芯片内
RAM存储器为了满足更多的需求，将RAM存储器地址空间设置为100，CPU写入数据从0地址开
始往上递增，根据所传输的数据位宽，确定地址偏移量。如10位DATA数据，则将这10位DATA
数据缓存到RAM存储器的0地址到9地址之中，同理HART芯片从底层从设备接收的DATA数据
则是从地址50开始往上递增，根据数据位宽确定地址偏移量，从而实现CPU数据和底层从设
备数据互不影响，只需根据数据位宽，从不同地址开始读取数据则可读出CPU写入的数据和
底层从设备传入的数据。RAM存储器的设计不仅解决了数据存储问题，而且RAM数据存储模
块也解决了CPU与HART芯片通信时钟和HART芯片与HART设备节点通信时钟不匹配问题，
HART芯片内部模块时钟在500kHz左右，HART芯片传输速率在1.2Kbps，而传统的HART芯片不
带有缓存模块，CPU读写HART芯片数据也需要同样的时钟速度，而加入RAM数据存储模块之
后，CPU与HART芯片时钟模块可以根据需求设定，使更高效率读取HART芯片数据，不仅只是
显示实时数据。

[0053] 本发明所增设的纵向奇偶校验模块，其应用原理如图6所示，与常见的垂直奇偶校验不同，纵向奇偶校验不是对每一个字节的八个数据位进行校验，然后生成一位校验值加
在该字节后面，纵向奇偶校验不仅针对一个数据字节展开校验，该方法是将每个数据字节
的同一位进行奇偶校验，所有数据第1位，第2位到第8位分别进行奇偶校验之后，形成一个8
位的CHK校验字节，该方法使校验更为准确，大大降低了垂直校验的错误率，使数据传输更
有保障。RAM存储器分别与第一纵向奇偶校验模块和第二纵向奇偶校验模块相连接，第一纵
向奇偶校验模块对从RAM存储器中读取的数据进行校验，第二纵向奇偶校验模块用于对要
存储到RAM存储器中的数据进行校验。

[0054] 寄存器堆栈模块和第一纵向奇偶校验模块都与数据打包模块相连接，数据打包模块用于对从寄存器堆栈模块和第一纵向奇偶校验模块接收的数据按照HART协议要求进行
打包，具体为：从第一纵向奇偶校验模块获取DATA数据字节和CHK校验字节，从寄存器堆栈
中读取START起始字节、ADDR HART从设备地址字节和COM命令字节，通过数据打包模块，在
DATA数据字节前面按顺序添加PREAMBLE帧头，然后添加START起始字节、ADDR地址字节和
COM命令字节，在DATA数据字节之后添加CHK奇偶校验字节，完成数据打包。

[0055] 数据帧解析模块与第二纵向奇偶校验模块相连接，数据帧解析模块将数字信号按字节转换成HART协议数据结构，包括HART协议数据帧的PREAMBLE帧头、START起始字节、
ADDR HART从设备地址字节、STATUS状态字节、DATA数据字节以及CHK校验字节，将解析出
DATA数据字节发送至第二纵向奇偶校验模块。

[0056] 调制解调模块中的调制电路与数据打包模块相连接，调制电路通过读取打包好的数据，将数据进行调制，通过输入的0、1数据信号调制成两种频率的方波，方波频率分别为
1200Hz和2200Hz，并作为输出信号，输出到芯片外的转换电路，转换成1200Hz和2200Hz的正
弦波信号以供传输。

[0057] 调制解调模块的解调电路与数据帧解析模块相连接，解调电路用于将芯片接收外部传来1200Hz和2200Hz频率的方波信号解调成0、1数据信号，以供数据帧解析模块解析。

[0058] CLK时钟管理模块分别与AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块以及调制解调模块连接，CLK时钟管理模块用
于产生芯片时钟。CLK时钟管理模块根据外部输入时钟，通过数字逻辑分频得到1.84MHz芯
片内部各模块的驱动时钟，并在1.84MHz时钟基础上分频出460.8kHz的时钟供给调制解调
模块，保证电路在3.5mA的时候可以正常使用，通过读取片内寄存器堆栈波特率，设置成
1.2Kbps波特率，适配 HART传输协议标准。

[0059] 供电电源与AXI4总线模块、寄存器堆栈模块、RAM存储器模块、纵向奇偶校验模块、数据帧解析模块、数据打包模块、CLK时钟管理模块以及调制解调模块连接，供电电源用于
供电。

[0060] 结合图3、图4、图5 HART芯片工作流程图，对可互联HART通信协议芯片的使用方法流程进行详细介绍：

[0061] 首先介绍HART芯片发送数据流程，如图3所示，具体包括以下步骤：

[0062] S11、当CPU向从设备写入数据时，以广播的形式发送HART芯片地址和要写入HART芯片的数据，所有HART芯片通过AXI4接口接收数据，并将CPU发送的HART芯片地址与自己已
经配置好的地址对比，如果地址一样，则该HART芯片与CPU建立数据交互，如图5所示；

[0063] S12、通过AXI4‑Full将数据写入RAM存储器，通过AXI4‑Lite将短字节数据写入寄存器堆栈，分别存放到不同的寄存器之中；短字节数据包括CPU发出的START转态字节、ADDR
设备地址字节与COM命令字节以及波特率等控制信息较短的字节。写入RAM存储器的数据包
括HART芯片与CPU交互的长字节DATA数据。利用RAM存储器的缓存功能，可使AXI总线读写与
HART芯片读写工作在两个时钟域，在保证HART协议规定的传输速度的同时，可提高CPU与
HART芯片的数据交互。

[0064] S13、对从RAM存储器中读取的DATA数据字节进行纵向奇偶校验，得到的校验结果为CHK校验字节。

[0065] S14、数据打包模块调用寄存器堆栈已存入的START字节、ADDR地址字节和COM命令字节以及DATA数据字节和CHK校验字节，并将这些字节按照HART协议要求进行打包，并加入
HART协议PREAMBLE导言字节，导言字节由5‑20个16进制FF所组成，打包完成之后由低位到
高位分别为PREAMBLE导言字节，START起始字节，ADDR地址字节，COM命令字节，DATA数据字
节，CHK校验字节,将打包好的数据按位发送到调制解调模块的调制电路。

[0066] S15、通过调制电路将数据进行调制，通过输入的0、1数据信号调制成两种频率的方波，方波频率分别为1200Hz和2200Hz，并作为芯片输出信号。芯片的输出信号通常输出到
芯片外的转换电路，转换成1200Hz和2200Hz的正弦波信号以供传输。

[0067] HART芯片接收上传数据流程如图4所示，具体包括以下步骤：

[0068] S21、需要接收的信号通过HART芯片外围电路的带通滤波把4‑20mA载波滤除，保留数字信号，再通过整形电路将1200Hz和2200Hz频率的正弦波转成1200Hz和2200Hz的方波输
入给本发明所设计的HART芯片；

[0069] S22、通过调制解调模块的解调电路，将两种频率方波分别转换成0、1数字量，并传输给数据帧解析模块；

[0070] S23、数据帧解析模块将数字量的值，按字节转换成HART协议数据结构；

[0071] S24、将DATA数据字节经过纵向奇偶校验后，保存到RAM存储器；

[0072] S25、通过AXI4总线的AXI4‑Full通过AXI4接口上传给CPU，通过CPU对DATA数据进行处理。

[0073] 最后应说明的是：以上所述的各实施例仅用于说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：
其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或全部技术特征进
行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本发明各实施例技术方
案的范围。