3D NAND存储器及其形成方法

摘要

一种3D NAND存储器及其形成方法，其中所述3D NAND存储器包括，半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；位于半导体衬底上覆盖台阶结构的介质层；贯穿所述堆叠结构的伪通孔，所述伪通孔中填充伪通孔材料层，所述伪通孔材料层的硬度大于介质层的硬度；贯穿所述堆叠结构的栅极隔槽；位于所述栅极隔槽中的导电半导体层和金属层，所述导电半导体层位于所述金属层和所述半导体衬底之间。本发明的存储器能防止金属层的残留。

权利要求

1.一种3D NAND存储器，其特征在于，包括：半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；

位于所述半导体衬底上覆盖所述台阶结构的介质层；

贯穿所述堆叠结构的伪通孔，所述伪通孔中填充伪通孔材料层，所述伪通孔材料层的硬度大于所述介质层的硬度；

贯穿所述堆叠结构的栅极隔槽；

位于所述栅极隔槽中的导电半导体层和金属层，所述导电半导体层位于所述金属层和所述半导体衬底之间。

2.如权利要求1所述的3D NAND存储器，其特征在于，所述伪通孔材料层的高温形变小于所述介质层的高温形变。

3.如权利要求1所述的3D NAND存储器，其特征在于，所述伪通孔材料层的热应力小于所述介质层的热应力。

4.如权利要求1所述的3D NAND存储器，其特征在于，所述介质层的材料为氧化硅，所述伪通孔材料层的材料为多晶硅。

5.如权利要求1所述的3D NAND存储器，其特征在于，所述伪通孔的底部和侧壁表面还具有阻挡层。

6.如权利要求1所述的3D NAND存储器，其特征在于，所述台阶结构一侧的所述堆叠结构中具有沟道通孔，所述沟道通孔中具有存储结构。

7.如权利要求6所述的3D NAND存储器，其特征在于，所述存储结构包括位于所述沟道通孔侧壁表面上的电荷存储层和位于所述电荷存储层侧壁表面的沟道层。

8.如权利要求1所述的3D NAND存储器，其特征在于，所述伪通孔包括第一伪通孔和第二伪通孔，所述第一伪通孔贯穿所述台阶结构，所述第二伪通孔贯穿所述台阶结构之外的所述堆叠结构。

9.如权利要求1所述的3D NAND存储器，其特征在于，所述栅极隔槽包括第一栅极隔槽和第二栅极隔槽，所述第一栅极隔槽贯穿所述台阶结构，所述第二栅极隔槽贯穿所述台阶结构之外的所述堆叠结构。

10.如权利要求1所述的3D NAND存储器，其特征在于，所述导电半导体层的材料为硅、锗、硅锗或碳化硅。

11.如权利要求1或10所述的3D NAND存储器，其特征在于，所述金属层的材料为钨。

12.一种3D NAND存储器的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；

在所述半导体衬底上形成覆盖所述台阶结构的介质层；

形成贯穿所述堆叠结构的伪通孔，所述伪通孔中填充伪通孔材料层，所述伪通孔材料层的硬度大于所述介质层的硬度；

形成贯穿所述堆叠结构的栅极隔槽；

在所述栅极隔槽中形成导电半导体层和金属层，所述导电半导体层位于所述金属层和所述半导体衬底之间。

13.如权利要求12所述的3D NAND存储器的形成方法，其特征在于，所述伪通孔包括第一伪通孔和第二伪通孔，所述第一伪通孔贯穿所述台阶结构，所述第二伪通孔贯穿所述台阶结构之外的所述堆叠结构。

14.如权利要求12所述的3D NAND存储器的形成方法，其特征在于，所述栅极隔槽包括第一栅极隔槽和第二栅极隔槽，所述第一栅极隔槽贯穿所述台阶结构，所述第二栅极隔槽贯穿所述台阶结构之外的所述堆叠结构。

15.如权利要求12所述的3D NAND存储器的形成方法，其特征在于，所述导电半导体层的材料为硅、锗、硅锗或碳化硅，所述金属层的材料为钨。

说明书

3D NAND存储器及其形成方法

技术领域

[0001] 本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器及其形成方法。

背景技术

[0002] NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已
近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的
NAND存储器。

[0003] 目前，3D NAND存储器其主要的组成部分可以包括阵列存储单元和外围电路，通过外围电路的控制实现对各存储单元中数据的存取操作，因此，在3D NAND存储器的制程中，
各部分的电导率是一个不容忽视的重要环节。

[0004] 其中，阵列共源极(Array Common Source，简称ACS)是一个重要的高导电性要求的结构，目前形成阵列共源极有多种方案，第一种方案中ACS通常使用钨(W)填充形成，虽然
钨具有良好的导电性，但是在其形成过程中，由于会产生较大的应力，会造成各种工艺问
题，例如晶片翘曲滑动、光刻变形、叠层错位等等，进而导致器件的性能下降。为此，第二种
方案中采用多晶硅来替换钨，但是多晶硅的导电性要比钨低的多，即使是采用掺杂的多晶
硅，其导电性也还是比钨低很多，制作成本也相对较高。

[0005] 而第三种方案兼顾应力和阻值的问题，该方案是通过形成多晶硅层和位于多晶硅层上的金属层共同构成阵列共源极，但是这种方案形成阵列共源极时容易产生金属层的残
留。

发明内容

[0006] 本发明所要解决的技术问题是在3D NAND存储器形成过程中，怎样防止金属层的残留。

[0007] 本发明提供了一种3D NAND存储器的形成方法，包括：

[0008] 提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；

[0009] 在所述半导体衬底上形成覆盖台阶结构的介质层；

[0010] 在所述介质层和台阶结构中形成若干伪通孔，所述伪通孔中填充满伪通孔材料层，所述伪通孔材料层的硬度大于介质层的硬度；

[0011] 形成伪通孔材料层之后，在所述介质层和台阶结构中形成若干栅极隔槽；在所述栅极隔槽中形成导电半导体层，所述导电半导体层的表面低于介质层的表面；

[0012] 在所述导电半导体层上形成金属层，所述金属层填充满栅极隔槽。

[0013] 可选的，所述伪通孔材料层的高温形变小于介质层的高温形变。

[0014] 可选的，所述伪通孔材料层的热应力小于介质层的热应力。

[0015] 可选的，所述介质层的材料为氧化硅，所述伪通孔材料层的材料为多晶硅。

[0016] 可选的，所述金属层的形成过程为：在所述堆叠结构上、栅极隔槽中以及介质层上形成金属材料层；平坦化去除堆叠结构和介质层上的金属材料层，在导电半导体层上形成
金属层，所述金属层填充满栅极隔槽。

[0017] 可选的，所述导电半导体层的形成过程为：在所述堆叠结构和介质层上以及栅极隔槽中形成半导体材料层；采用化学机械研磨工艺平坦化去除所述堆叠结构和介质层上的
半导体材料层，并回刻蚀去除部分厚度的平坦化后的半导体材料层，在所述栅极隔槽中形
成导电半导体层，所述导电半导体层的表面低于介质层的表面。

[0018] 可选的，所述在所述伪通孔的伪通孔材料层之前，在所述伪通孔的底部和侧壁表面形成阻挡层。

[0019] 可选的，还包括：在所述堆叠结构和介质层上形成第一硬掩膜层，所述第一硬掩膜层中具有暴露出台阶结构上方的介质层表面的第一开口；以所述第一掩膜层为掩膜，沿第
一开口刻蚀所述介质层和台阶结构，在所述介质层和台阶结构中形成伪通孔；在平坦化所
述。

[0020] 可选的，还包括：在伪通孔中填充满伪通孔材料层后，在所述伪通孔材料层和第一硬掩膜层表面上形成第二硬掩膜层，所述第二硬掩膜层中具有暴露出台阶结构表面上的第
一硬掩膜层表面的第二开口；以所述第二硬掩膜层为掩膜，沿第二开口刻蚀所述第一硬掩
膜层、介质层和台阶结构，在所述介质层和台阶结构中形成栅极隔槽。

[0021] 可选的，所述台阶结构一侧的堆叠结构中形成有沟道通孔，所述沟道通孔中具有存储结构。

[0022] 可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0023] 可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层。

[0024] 可选的，在所述介质层和台阶结构中形成若干伪通孔的同时，在台阶结构一侧的堆叠结构中也形成若干沟道孔；在所述介质层和台阶结构中形成若干栅极隔槽的同时，在
台阶结构一侧的堆叠结构中也形成若干栅极隔槽。

[0025] 可选的，在所述介质层和台阶结构中伪通孔填充满伪通孔材料层同时，在台阶结构一侧的堆叠结构中的沟道孔中也填充满伪通孔材料层；在所述介质层和台阶结构中的栅
极隔槽中形成导电半导体层和位于导电半导体层上的金属层时，在所述台阶结构一侧的堆
叠结构中的栅极隔槽中也形成导电半导体层和位于导电半导体层上的金属层。

[0026] 可选的，还包括：将牺牲层置换为控制栅。

[0027] 本发明还提供了一种3D NAND存储器，包括：

[0028] 半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；

[0029] 位于半导体衬底上覆盖台阶结构的介质层；

[0030] 位于所述介质层和台阶结构中的若干伪通孔，所述伪通孔中填充满所述伪通孔的伪通孔材料层，所述伪通孔材料层的硬度大于介质层的硬度；

[0031] 位于所述介质层和台阶结构中的若干栅极隔槽；

[0032] 位于所述栅极隔槽中的导电半导体层，所述导电半导体层的表面低于介质层的表面；

[0033] 位于所述导电半导体层上的金属层，所述金属层填充满栅极隔槽。

[0034] 可选的，所述伪通孔材料层的高温形变小于介质层的高温形变。

[0035] 可选的，所述伪通孔材料层的热应力小于介质层的热应力。

[0036] 可选的，所述介质层的材料为氧化硅，所述伪通孔材料层的材料为多晶硅。

[0037] 可选的，所述伪通孔的底部和侧壁表面还具有阻挡层。

[0038] 可选的，还包括：位于所述堆叠结构和介质层上的第一硬掩膜层，所述伪通孔部分位于第一硬掩膜层中，所述伪通孔材料层填充满所述伪通孔。

[0039] 可选的，还包括：位于所述伪通孔材料层和第一硬掩膜层表面上的第二硬掩膜层，所述栅极隔槽部分位于第一硬掩膜层和第二硬掩膜层中，所述金属层填充满所述栅极隔
槽。

[0040] 可选的，所述台阶结构一侧的堆叠结构中具有沟道通孔，所述沟道通孔中具有存储结构。

[0041] 可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0042] 与现有技术相比，本发明技术方案具有以下优点：

[0043] 本发明的3D NAND存储器的形成方法，在所述介质层和台阶结构中形成若干伪通孔，形成填充满所述伪通孔的伪通孔材料层，所述伪通孔材料层的硬度大于介质层的硬度；
形成伪通孔材料层之后，在所述介质层和台阶结构中形成若干栅极隔槽；在所述堆叠结构
和介质层上以及栅极隔槽中形成半导体材料层；采用化学机械研磨工艺平坦化去除所述堆
叠结构和介质层上的半导体材料层，并回刻蚀去除部分厚度的平坦化后的半导体材料层，
在所述栅极隔槽中形成导电半导体层，所述导电半导体层的表面低于介质层的表面；在所
述导电半导体层上形成金属层，所述金属层填充满栅极隔槽。本发明中通过在所述介质层
和台阶结构中形成伪通孔，一方面，在3D NAND的制作过程中，由于后续要去除堆叠结构中
牺牲层，在去除牺牲层的位置对应形成控制栅，因而通过形成伪通孔，然后在伪通孔中填充
满伪通孔材料层，伪通孔材料层在去除牺牲层是不会被去除，因而伪通孔材料层能够支撑
台阶结构，使得台阶结构不易坍塌；另一方面，伪通孔使得整块的介质层被分成若干块，能
减小介质层在后续高温工艺或受热时收缩量，并且介质层和台阶结构中的伪通孔中填充满
伪通孔材料层时，由于伪通孔材料层硬度大于介质层的硬度，因而伪通孔材料层能使得台
阶结构上整体材料(介质层和伪通孔材料层)的硬度增大，高温形变和热应力均减小，因而
使得台阶结构上的整体材料(介质层和伪通孔材料层)的收缩率与堆叠结构的收缩率相差
较小，后续在栅极隔槽中形成导电半导体层(具体为在所述堆叠结构和介质层上以及栅极
隔槽中形成半导体材料层；平坦化去除所述堆叠结构和介质层上的半导体材料层)时，不会
在台阶结构上方的介质层表面形成凹陷缺陷；当在所述导电半导体层上通过沉积和化学机
械研磨工艺形成金属层时，防止了介质层表面金属材料的残留，从而不会影响后续刻蚀介
质层形成暴露出相应台阶结构表面的若干通孔。

[0044] 进一步，所述伪通孔材料层为多晶硅，多晶硅材料的硬度高于氧化硅材料层的硬度，并且高温形变和热应力相对较小，采用多晶硅作为伪通孔材料层时，能更好的防止介质
层表面产生凹陷缺陷。

[0045] 本发明的3D NAND存储器，台阶结构上的介质层表面不会存在金属的残留。

附图说明

[0046] 图1‑9为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。

具体实施方式

[0047] 如背景技术所言，现有在形成多晶硅层和位于多晶硅层上的金属层共同构成阵列共源极时，容易产生金属层的残留。

[0048] 研究发现，3D NAND存储器形成过程为：先在半导体衬底上形成牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构；形成覆盖所述台阶结构的介质层；
在所述台阶结构一侧的堆叠结构中形成若干栅极隔槽；在所述堆叠结构和介质层上以及栅
极隔槽中形成多晶硅材料层；化学机械研磨工艺去除堆叠结构和介质层上的多晶硅材料
层，然后回刻蚀去除部分厚度的多晶硅材料层，在所述栅极隔槽中形成多晶硅层，所述多晶
硅层的表面低于介质层的表面；在所述堆叠结构、多晶硅层和介质层上形成金属材料层；化
学机械研磨工艺去除堆叠结构表面和介质层上的金属材料层，在所述栅极隔槽中形成金属
层，所述金属层位于多晶硅层上。

[0049] 进一步研究发现，所述台阶结构上形成的介质层通常为氧化硅材料，氧化硅在后续高温工艺或受热时会收缩，台阶结构上氧化硅层的收缩率高于堆叠结构中隔离层和牺牲
层的收缩率，这会造成台阶结构上的介质层的凹陷。此外，栅极隔槽打开后，牺牲层被较高
拉应力的钨(控制栅)取代时，各薄膜结构会被下压，由于台阶结构上的介质层材料和伪沟
道孔材料的硬度低于堆叠结构，支撑力不够，导致台阶结构上的凹陷会加剧，后续会在介质
层凹陷中沉积金属材料层，由于介质层材料和金属层的高研磨选择比，CMP很难去除凹陷里
的金属材料，造成金属残留，后续在形成与台阶结构连接的接触结构时，影响在介质层中形
成暴露出台阶结构的通孔，并容易造成相邻接触结构之间短路。

[0050] 为此，本发明提供了一种3D NAND存储器及其形成方法，其中所述形成方法，通过在所述介质层和台阶结构中形成伪通孔，一方面，在3D NAND的制作过程中，由于后续要去
除堆叠结构中牺牲层，在去除牺牲层的位置对应形成控制栅，因而通过形成伪通孔，然后在
伪通孔中填充满伪通孔材料层，伪通孔材料层在去除牺牲层是不会被去除，因而伪通孔材
料层能够支撑台阶结构，使得台阶结构不易坍塌；另一方面，介质层和台阶结构中的伪通孔
中填充满伪通孔材料层时，由于伪通孔材料层硬度大于介质层的硬度，即使介质层的硬度
由于应力释放会降低，但是伪通孔材料层的存在使得台阶结构上的介质层的整体硬度会增
大，后续在栅极隔槽中形成导电半导体层(具体为在所述堆叠结构和介质层上以及栅极隔
槽中形成半导体材料层；平坦化去除所述堆叠结构和介质层上的半导体材料层)时，不会在
台阶结构上方的介质层表面形成凹陷缺陷；当在所述导电半导体层上通过沉积和化学机械
研磨工艺形成金属层时，防止了介质层表面金属材料的残留，从而不会影响后续刻蚀介质
层形成暴露出相应台阶结构表面的若干通孔。

[0051] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比
例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实
际制作中应包含长度、宽度及深度的三维空间尺寸。

[0052] 图1‑9为本发明实施例3D NAND存储器的形成过程的剖面结构示意图。

[0053] 参考图1，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111的端部具有台阶结构11；在所述半导体衬底
100上形成覆盖台阶结构11的介质层105。

[0054] 所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷
化镓等Ⅲ‑Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。

[0055] 所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅。所述隔离层104作为不同
层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。

[0056] 所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔
离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层
隔离层104。

[0057] 所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可
以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以堆叠
结构111的层数为5层作为示例进行说明。

[0058] 所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较
小或者忽略不计，保证隔离层104的平坦度。

[0059] 所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅
中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述
隔离层104和牺牲层103采用化学气相沉积工艺形成。

[0060] 所述介质层105的顶部表面与堆叠结构111的顶部表面齐平，所述介质层105的材料为氧化硅，形成所述介质层105的形成工艺可以为等离子体增强化学汽相淀积工艺、大气
压化学汽相淀积工艺、低压化学汽相淀积工艺、高密度等离子体化学汽相淀积工艺或原子
层化学汽相淀积工艺。本实施例中，所述介质层105在受热后或者高温工艺时后续高温工艺
或受热时会收缩，且由于介质层105收缩率高于堆叠结构中隔离层和牺牲层的收缩率，这会
造成台阶结构上的介质层的凹陷。

[0061] 本实施例中，所述台阶结构11一侧的堆叠结构111中还形成有若干沟道孔，在所述若干沟道孔中形成存储结构108。

[0062] 所述存储结构108包括位于沟道通孔侧壁表面上的电荷存储层107和位于电荷存储层表面107的沟道层106。

[0063] 在一实施例中，所述电荷存储层107包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。所述电荷捕获层的材料为氮化硅，所述沟道层
106的材料为多晶硅。

[0064] 在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101和位于缓冲氧化层101上的层间介质层102。在一实施例中，所述层间介质层102为双层堆叠
结构，包括位于缓冲氧化层101上的氮化硅层和位于氮化硅层上的氧化硅层。

[0065] 在一实施例中，在所述台阶结构11一侧的堆叠结构111中形成有若干沟道孔后，继续刻蚀沟道孔底部的缓冲氧化层101和层间介质层102以及部分半导体衬底100，形成凹槽；
在凹槽中通过选择性外延工艺形成半导体外延层，所述半导体外延层的表面低于层间介质
层102的表面并高于半导体衬底100的表面，所述半导体外延层的材料为硅、锗或硅锗，本实
施例中，所述半导体外延层的材料为硅；在半导体外延层上形成存储结构108。

[0066] 参考图2和图3，在所述介质层105和台阶结构11中形成若干伪通孔110。

[0067] 本实施例中，在所述介质层105和台阶结构11中形成伪通孔110的目的：一方面，在3D NAND的制作过程中，由于后续要去除堆叠结构中牺牲层，在去除牺牲层的位置对应形成
控制栅，因而通过形成伪通孔110，然后在伪通孔110中填充满伪通孔材料层，伪通孔材料层
在去除牺牲层是不会被去除，因而伪通孔材料层能够支撑台阶结构11，使得台阶结构不易
坍塌；另一方面，伪通孔110使得整块的介质层105被分成若干块，能减小介质层105在后续
高温工艺或受热时收缩量，并且介质层105和台阶结构11中的伪通孔110中填充满伪通孔材
料层时，由于伪通孔材料层硬度大于介质层105的硬度因而伪通孔材料层能使得台阶结构
11上整体材料(介质层和伪通孔材料层)的硬度增大，高温形变和热应力均减小，因而使得
台阶结构11上的整体材料(介质层和伪通孔材料层)的收缩率与堆叠结构的收缩率相差较
小，后续在栅极隔槽中形成导电半导体层(具体为在所述堆叠结构和介质层上以及栅极隔
槽中形成半导体材料层；平坦化去除所述堆叠结构和介质层上的半导体材料层)时，不会在
台阶结构上方的介质层表面形成凹陷缺陷；当在所述导电半导体层上通过沉积和化学机械
研磨工艺形成金属层时，防止了介质层表面金属材料的残留，从而不会影响后续刻蚀介质
层形成暴露出相应台阶结构表面的若干通孔。

[0068] 本实施例中，在形成所述伪沟道通孔之前，在所述堆叠结构111和介质层105上形成第一硬掩膜层109，所述第一硬掩膜层109中具有暴露出台阶结构11上方的介质层105表
面的第一开口；以所述第一掩膜层109为掩膜，沿第一开口刻蚀所述介质层105和台阶结构
11，在所述介质层105和台阶结构11中形成伪通孔110。在一实施例中，所述第一硬掩膜层
109的材料为氧化硅。

[0069] 在一实施例中，在所述介质层105和台阶结构11中形成若干伪通孔的同时，在台阶结构11一侧的堆叠结构11中也形成若干伪通孔。

[0070] 参考图4，形成填充满伪通孔110(参考图3)的伪通孔材料层113，所述伪通孔材料层113的硬度大于介质层105的硬度。

[0071] 在一实施例中，所述伪通孔材料层113的形成过程为：在所述伪通孔中以及第一硬掩膜层105表面形成伪通孔材料层；采用化学机械研磨工艺去除所述第一掩膜层105表面上
的伪通孔材料层，在伪通孔110(参考图3)中形成伪通孔材料层113。

[0072] 在其他实施例中，当未形成第一掩膜层时，平坦化去除介质层表面上的伪通孔材料层，在伪通孔中形成伪通孔材料层。

[0073] 在一实施例中，所述伪通孔材料层113的硬度大于介质层105的硬度，而且所述伪通孔材料层110的高温形变小于介质层105的高温形变，110伪通孔材料层的热应力小于介
质层105的热应力，使得台阶结构11上的整体材料(介质层和伪通孔材料层)的收缩率与堆
叠结构的收缩率更接近或相差更小，后续在栅极隔槽中形成导电半导体层(具体为在所述
堆叠结构和介质层上以及栅极隔槽中形成半导体材料层；平坦化去除所述堆叠结构和介质
层上的半导体材料层)时，更不会在台阶结构上方的介质层表面形成凹陷缺陷。

[0074] 本实施例中，所述伪通孔材料层为多晶硅，多晶硅材料的硬度高于氧化硅材料层的硬度，并且高温形变和热应力相对较小，采用多晶硅作为伪通孔材料层时，能更好的防止
介质层表面产生凹陷缺陷，并且形成工艺简单，成本较低。

[0075] 在其他实施例中，所述伪通孔材料层113可以为其他合适的材料，只需满足所述伪通孔材料层113的硬度大于介质层105的硬度。

[0076] 在一实施例中，在所述介质层105和台阶结构11中伪通孔填充满伪通孔材料层同时，在台阶结构11一侧的堆叠结构111中的伪通孔中也填充满伪通孔材料层。

[0077] 在一实施例中，在形成伪通孔材料层113之前，在所述伪通孔111的底部和侧壁表面形成阻挡层112，形成所述阻挡层112的作用为后续在形成控制栅时，防止对伪通孔材料
层113的损伤，以进一步保证伪通孔材料层113防止介质层105产生凹陷缺陷的性能。所述阻
挡层112可以为单层或多层堆叠结构。在一实施例中，所述阻挡层的形成过程为：在所述伪
通孔111的底部和侧壁表面形成一层氮化硅，然后进行湿氧氧化，形成阻挡层结构。

[0078] 参考图5和图6，形成伪通孔材料层113之后，在所述介质层105和台阶结构11中形成若干栅极隔槽115。

[0079] 形成栅极隔槽115的目的是为了形成阵列共源极(Array Common Source，ACS)。本实施例中，形成的栅极隔槽115位于介质层105和台阶结构11中。在其他实施例中，在所述介
质层105和台阶结构11中形成若干栅极隔槽115的同时，在台阶结构一侧的堆叠结构中也形
成若干栅极隔槽115。

[0080] 在一实施例中，在伪通孔中填充满伪通孔材料层后，形成栅极隔槽之前，在所述伪通孔材料层113和第一硬掩膜层105表面上形成第二硬掩膜层114，所述第二硬掩膜层114中
具有暴露出台阶结构11表面上的第一硬掩膜层表面的第二开口；以所述第二硬掩膜层114
为掩膜，沿第二开口刻蚀所述第一硬掩膜层109、介质层105和台阶结构11，在所述介质层
105和台阶结构11中形成栅极隔槽115。

[0081] 在一实施例中，在形成栅极隔槽115之后，在形成所述导电半导体层116之前，还包括：将牺牲层置换为控制栅123。

[0082] 去除所述牺牲层103可以采用湿法刻蚀。

[0083] 所述控制栅123的材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。

[0084] 在一实施例中，所述控制栅123与相应的隔离层104之间还形成有高K介质层，所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。

[0085] 在一实施例中，去除牺牲层103时，同时去除层间介质层102中的氮化硅层，在氮化硅层被去除的位置对应形成选择栅132，所述选择栅132的形成过程与控制栅123和控制栅
129的形成步骤相同。

[0086] 参考图7，在所述堆叠结构111和介质层105上以及栅极隔槽115中形成半导体材料层；平坦化去除所述堆叠结构111和介质层105上的半导体材料层，并回刻蚀去除部分厚度
的平坦化后的半导体材料层，在所述栅极隔槽115中形成导电半导体层116，所述导电半导
体层116的表面低于介质层105的表面。

[0087] 所述导电半导体层116的材料为硅、锗、硅锗或碳化硅。

[0088] 本实施例中，介质层105上形成有第二硬掩膜层114，平坦化所述第二硬掩膜层114上的半导体材料层。

[0089] 在其他实施例中，当介质层105上未形成第一硬研磨层109和第二硬掩膜层114时，平坦化去除介质层105表面上的半导体材料层。

[0090] 本申请中，由于在台阶结构11和介质层105中形成了伪通孔材料层113，使得台阶结构上的介质层或者介质层与第一硬掩膜层和第二硬掩膜层构成结构的硬度增大，在平坦
化去除介质层上的半导体材料层时，所述介质层的表面或者第二硬掩膜层的表面不会形成
凹陷缺陷，或者即使形成凹陷缺陷，凹陷缺陷的大小也很小，深度也很浅。

[0091] 在一实施例中，在所述介质层105和台阶结构11中的栅极隔槽中形成导电半导体层116时，在所述台阶结构11一侧的堆叠结构111中的栅极隔槽中也形成导电半导体层116。

[0092] 参考图8和图9，在所述导电半导体层116上形成金属层117，所述金属层117填充满栅极隔槽。

[0093] 在一实施例中，所述金属层117的形成过程为：在所述导电半导体层116上、栅极隔槽中以及第二硬掩膜层114上形成金属材料层125；平坦化(化学机械研磨)去除所述第二硬
掩膜层114表面的金属材料层125；在所述导电半导体层116上形成金属层117，所述金属层
117填充满栅极隔槽。

[0094] 在另一实施例中，所述金属层的形成过程为：在所述堆叠结构111表面上、栅极隔槽中以及介质层105表面上形成金属材料层；平坦化(化学机械研磨)去除所述堆叠结构111
表面上和介质层105表面上金属材料层；在所述导电半导体层116上形成金属层，所述金属
层填充满栅极隔槽。

[0095] 本申请中，由于介质层105表面或者第二硬掩膜层114的表面不存在凹陷缺陷，因而在平坦化去除所述金属材料层时，不会在台阶结构11上的介质层表面产生金属的残留。

[0096] 所述导电半导体层116和金属层117构成阵列共源极(ACS)。在一实施例中，所述金属层117的材料为钨。

[0097] 本发明实施例还提供了一种3D NAND存储器，请参考图9，包括：

[0098] 半导体衬底100，所述半导体衬底100上具有控制栅103和隔离层104交替层叠的堆叠结构，所述堆叠结构的端部具有台阶结构11；

[0099] 位于半导体衬底100上覆盖台阶结构11的介质层105；

[0100] 位于所述介质层105和台阶结构11中的若干伪通孔，所述伪通孔中填充满伪通孔材料层113，所述伪通孔材料层113的硬度大于介质层105的硬度；

[0101] 位于所述介质层105和台阶结构11中的若干栅极隔槽；

[0102] 位于所述栅极隔槽中的导电半导体层116，所述导电半导体层116的表面低于介质层405的表面；

[0103] 位于所述导电半导体层116上的金属层117，所述金属层117填充满栅极隔槽。

[0104] 具体的，所述介质层105的材料为氧化硅，所述伪通孔材料层113的材料为多晶硅，所述金属层117的材料为钨。

[0105] 在一实施例中，所述伪通孔的底部和侧壁表面还具有阻挡层12。

[0106] 在一实施例中，还包括：位于所述堆叠结构111和介质层105上的第一硬掩膜层109，所述伪通孔部分位于第一硬掩膜层中，所述伪通孔材料层填充满所述伪通孔。位于所
述伪通孔材料层113和第一硬掩膜层109表面上的第二硬掩膜层114，所述栅极隔槽部分位
于第一硬掩膜层109和第二硬掩膜层114中，所述金属层填充满所述栅极隔槽。

[0107] 在一实施例中，所述台阶结构11一侧的堆叠结构中具有沟道通孔，所述沟道通孔中具有存储结构。所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存
储层侧壁表面的沟道层。

[0108] 本实施例与前述实施例中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。

[0109] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为
本发明的保护范围。