带浮栅的分离栅平面型MOSFET器件

摘要

本发明提供一种带浮栅的分离栅平面型MOSFET器件，包括重掺杂第一导电类型衬底、第一导电类型漂移区、第二导电类型半导体阱区、重掺杂第一导电类型源区、重掺杂第二导电类型欧姆接触区、多晶硅栅电极、第一介质层、多晶硅浮栅、第二介质层、源极金属、第三介质层；本发明在常规分离栅平面型VDMOS的两块分离栅之间加入了一块浮空栅，浮空栅的存在能够降低分离栅尖角处介质层内电场强度，提高器件的可靠性，同时浮空栅还能起到浮空场板的作用，降低基区‑漂移区PN结处的电场强度，增大器件击穿电压。相比于常规VDMOS来说，本发明中的器件结构兼具较好的静态特性和动态特性。

权利要求

1.一种带浮栅的分离栅平面型MOSFET器件，其特征在于：包括重掺杂第一导电类型衬底（1），重掺杂第一导电类型衬底（1）上方的第一导电类型漂移区（2），第一导电类型漂移区（2）内部左右两侧设有第二导电类型半导体阱区（3），第二导电类型半导体阱区（3）内顶部并排设置相接触的重掺杂第一导电类型源区（5）和重掺杂第二导电类型欧姆接触区（4），且第二导电类型半导体阱区（3）顶部未被重掺杂第一导电类型源区（5）和重掺杂第二导电类型欧姆接触区（4）覆盖的地方形成沟道区；沟道区的上方设有多晶硅栅电极（6），所述多晶硅栅电极（6）的横向长度长于沟道区的横向长度并且覆盖整个沟道区，多晶硅栅电极（6）与其下方半导体区由第一介质层（7）隔开；多晶硅浮栅（9）位于两个多晶硅栅电极（6）的正中间，其下方由第二介质层（8）与半导体区隔开；多晶硅栅电极（6）、多晶硅浮栅（9）、源极金属（11）三者之间由第三介质层（10）隔开；源极金属（11）覆盖整个重掺杂第二导电类型欧姆接触区（4）以及部分重掺杂第一导电类型源区（5）；

多晶硅浮栅（9）形状为单阶梯形或多阶梯形，单阶梯形包括1个阶梯，多阶梯形包括2个以上的阶梯，多晶硅浮栅（9）数量为多个并沿沟道区长度方向分布。

2.根据权利要求1所述的一种带浮栅的分离栅平面型MOSFET器件，其特征在于：多晶硅浮栅（9）下方的第二介质层（8）的厚度大于或等于多晶硅栅电极（6）下方的第一介质层（7）的厚度。

3.根据权利要求1所述的一种带浮栅的分离栅平面型MOSFET器件，其特征在于：第三介质层（10）使用材料为二氧化硅或介电常数低于二氧化硅的低K介质。

4.根据权利要求1所述的一种带浮栅的分离栅平面型MOSFET器件，其特征在于：器件中的半导体材料为硅或碳化硅或砷化镓或磷化铟或锗硅。

5.根据权利要求1至4任意一项所述的一种带浮栅的分离栅平面型MOSFET器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型为N型。

说明书

带浮栅的分离栅平面型MOSFET器件

技术领域

[0001] 本发明属于功率半导体器件技术领域，具体涉及到一种带浮栅的分离栅平面型MOSFET器件。

背景技术

[0002] 功率VDMOS，即垂直双扩散金属‑氧化物‑半导体场效应晶体管，是一种电压控制的纵向单极型半导体器件，具有导通电阻小，开关速度快等优点。常规的平面栅VDMOS结构如
图1所示，该结构的栅极与半导体区交叠面积大，造成了较大的Cgd。后来有学者提出将原本
的一整块栅电极分隔成两块分离栅能够减小栅极与半导体区交叠面积，从而减小Cgd，该结
构如图2所示。虽然分离栅VDMOS器件具有较小的Cgd和优值（Rds,on*Qgd），但是在分离栅的尖
角处由于曲率效应会导致该处介质层内的电场增大，影响器件的可靠性。为了确保器件长
期安全稳定工作，有必要做出改进设计来降低分离栅尖角处介质层的电场强度。

发明内容

[0003] 本发明针对上述问题，提出了一种带浮栅的分离栅平面型MOSFET器件，该结构如图3所示，在两块分离栅之间的介质层中增加了一块浮空栅。浮空栅的存在能够降低分离栅
尖角处介质层内电场强度，提高器件的可靠性，同时浮空栅还能起到浮空场板的作用，降低
基区‑漂移区PN结处的电场强度，增大器件击穿电压。

[0004] 为实现上述发明目的，本发明技术方案如下：

[0005] 一种带浮栅的分离栅平面型MOSFET器件，包括重掺杂第一导电类型衬底1，重掺杂第一导电类型衬底1上方的第一导电类型漂移区2，第一导电类型漂移区2内部左右两侧设
有第二导电类型半导体阱区3，第二导电类型半导体阱区3内顶部并排设置相接触的重掺杂
第一导电类型源区5和重掺杂第二导电类型欧姆接触区4，且第二导电类型半导体阱区3顶
部未被重掺杂第一导电类型源区5和重掺杂第二导电类型欧姆接触区4覆盖的地方形成沟
道区；沟道区的上方设有多晶硅栅电极6，所述多晶硅栅电极6的横向长度长于沟道区的横
向长度并且覆盖整个沟道区，多晶硅栅电极6与其下方半导体区由第一介质层7隔开；多晶
硅浮栅9位于两个多晶硅栅电极6的正中间，其下方由第二介质层8与半导体区隔开；多晶硅
栅电极6、多晶硅浮栅9、源极金属11三者之间由第三介质层10隔开；源极金属11覆盖整个重
掺杂第二导电类型欧姆接触区4以及部分重掺杂第一导电类型源区5。

[0006] 作为优选方式，多晶硅浮栅9下方的第二介质层8的厚度大于或等于多晶硅栅电极6下方的第一介质层7的厚度。

[0007] 作为优选方式，第三介质层10使用材料为二氧化硅或介电常数低于二氧化硅的低K介质。

[0008] 作为优选方式，器件中的半导体材料为硅或碳化硅或砷化镓或磷化铟或锗硅。

[0009] 作为优选方式，多晶硅浮栅9形状为矩形或单阶梯形或多阶梯形，单阶梯形包括1个阶梯，多阶梯形包括2个以上的阶梯。

[0010] 作为优选方式，多晶硅浮栅9数量为单个或多个。

[0011] 作为优选方式，其特征在于：第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型为N型。

[0012] 本发明的有益效果为：本发明在常规分离栅平面型VDMOS的两块分离栅之间加入了一块浮空栅，浮空栅的存在能够降低分离栅尖角处介质层内电场强度，提高器件的可靠
性，同时浮空栅还能起到浮空场板的作用，降低基区‑漂移区PN结处的电场强度，增大器件
击穿电压。相比于常规VDMOS来说，本发明中的器件结构兼具较好的静态特性和动态特性。

附图说明

[0013] 图1是传统平面栅VDMOS器件的元胞结构示意图。

[0014] 图2是传统分离栅平面型VDMOS器件的元胞结构示意图。

[0015] 图3是本发明实施例1的一种带浮栅的分离栅平面型MOSFET器件的元胞结构示意图。

[0016] 图4是本发明实施例4的一种带单阶梯形浮栅的分离栅平面型MOSFET器件的元胞结构示意图。

[0017] 图5是本发明实施例5的一种带多阶梯形浮栅的分离栅平面型MOSFET器件的元胞结构示意图。

[0018] 图6是本发明实施例6的一种带多区浮栅的分离栅平面型MOSFET器件的元胞结构示意图。

[0019] 图7是本发明实施例1的一种带浮栅的分离栅平面型MOSFET器件的栅漏电容示意图。

[0020] 图8是本发明实施例6的一种带多区浮栅的分离栅平面型MOSFET器件的栅漏电容示意图。

[0021] 1为重掺杂第一导电类型衬底，2为第一导电类型漂移区，3为第二导电类型半导体阱区， 4为重掺杂第二导电类型欧姆接触区，5为重掺杂第一导电类型源区，6为多晶硅栅电
极，7为第一介质层，8为第二介质层， 9为多晶硅浮栅，91为第一多晶硅浮栅，92为第二多晶
硅浮栅，93为第三多晶硅浮栅，10为第三介质层，11为源极金属。

[0022] 图7中，G表示栅极，D表示漏极，C1、C2分别为从左右分离栅直接到漏极的等效电容，C3表示从分离栅到浮栅的电容，C4表示从浮栅到漏极的电容；图8中，G表示栅极，D表示
漏极，C1、C2分别为从左右分离栅直接到漏极的等效电容，C3表示从分离栅到第一多晶硅浮
栅的电容，C4表示从第一多晶硅浮栅到第二多晶硅浮栅的电容，C5表示第二多晶硅浮栅到
第三多晶硅浮栅的电容……Cn表示从第n‑3多晶硅浮栅到漏极的电容(n为大于等于6的整
数)。

具体实施方式

[0023] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0024] 实施例1

[0025] 一种带浮栅的分离栅平面型MOSFET器件，如图3，包括重掺杂第一导电类型衬底1，重掺杂第一导电类型衬底1上方的第一导电类型漂移区2，第一导电类型漂移区2内部左右
两侧设有第二导电类型半导体阱区3，第二导电类型半导体阱区3内顶部并排设置相接触的
重掺杂第一导电类型源区5和重掺杂第二导电类型欧姆接触区4，且第二导电类型半导体阱
区3顶部未被重掺杂第一导电类型源区5和重掺杂第二导电类型欧姆接触区4覆盖的地方形
成沟道区；沟道区的上方设有多晶硅栅电极6，所述多晶硅栅电极6的横向长度长于沟道区
的横向长度并且覆盖整个沟道区，多晶硅栅电极6与其下方半导体区由第一介质层7隔开；
多晶硅浮栅9位于两个多晶硅栅电极6的正中间，其下方由第二介质层8与半导体区隔开；第
一介质层7的厚度等于第二介质层8的厚度；多晶硅栅电极6、多晶硅浮栅9、源极金属11三者
之间由第三介质层10隔开；源极金属11覆盖整个重掺杂第二导电类型欧姆接触区4以及部
分重掺杂第一导电类型源区5。

[0026] 进一步的，器件中的半导体材料为硅或碳化硅或砷化镓或磷化铟或锗硅。

[0027] 进一步的，第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型为N型。

[0028] 其基本工作原理如下：以第一导电类型为N型，第二导电类型为P型为例。当栅极偏压大于阈值电压时，在沟道区形成反型层，在漏极高电压的作用下，电子从源极流出，依次
经过沟道区，JFET区，漂移区，然后进入衬底，形成完整的电流通路，这就是器件的导通状
态。当栅极偏压小于阈值电压时，沟道区未形成反型层，器件处于关断状态，此时由Pbase‑
Ndrift结来承担漏源电压。随着漏极电压的增大，耗尽区扩展到JFET与氧化层交界处，根据高
斯定理，在氧化层内同样存在一个由半导体区指向氧化物区的电场。由于曲率效应，氧化层
内的电场在分离栅的尖角处发生聚集，该处电场强度较大，影响器件长期工作的可靠性。浮
空栅对降低分离栅尖角处氧化层内的电场强度的作用表现为：一部分原本从N型半导体区
指向氧化层的电力线会终止于浮空栅处，从而导致从N型半导体区指向栅极处的电力线变
少，分离栅尖角处氧化层内电场强度得到削弱。除此之外，浮空栅还能起到类似于终端结构
“浮空场板”的作用，降低Pbase‑Ndrift结处电场强度，增大器件击穿电压。

[0029] 实施例2

[0030] 本实施例和实施例1的区别在于：第二介质层8的厚度大于第一介质层7的厚度。具体实现方法为：在热氧化过程中生长氧化层的厚度为第二介质层8的厚度，然后将多晶硅栅
电极6下方的氧化层刻蚀到第一介质层7的厚度。其他部分与实施例1中的一致。

[0031] 实施例2相对于实施例1起到的改进作用为：实施例1中在器件反向耐压时，氧化层内最大电场强度位置会出现在浮空栅中部下方的氧化层内，此时该处的电场强度会达到与
无浮空栅结构时分离栅尖角处氧化层内电场强度接近的水平。通过增大浮空栅下方氧化层
的厚度，可以降低这一位置的电场强度。

[0032] 实施例3

[0033] 本实施例和实施例1的区别在于：在形成多晶硅栅电极6和多晶硅浮栅9之后，淀积介电常数低于二氧化硅的低K介质而不是氧化物来形成第三介质层10，其他部分与实施例1
中的一致。低K介质有助于器件获得更低的栅源电容Cgs以及栅漏电容Cgd。

[0034] 实施例4

[0035] 本实施例和实施例1的区别在于：将浮栅形状设计成如图4所示的阶梯形，多晶硅浮栅9的左右两侧分别设有1个阶梯，器件其他部分与实施例1中的一致。

[0036] 实施例4相对于实施例1和实施例2起到的改进作用为：当浮栅下方第二介质层8厚度等于第一介质层7的厚度时，虽然栅极尖角处介质层内部电场得以降低，但在浮栅中部下
方的介质层中可能出现电场集中。通过增大第二介质层8的厚度可以降低浮栅中部下方的
介质层中的电场强度，但在浮栅尖角处介质层内又可能出现电场集中。因此只增大浮空栅
中部的氧化层厚度，而两侧厚度较薄时，能同时缓解浮空栅尖角处以及中部下方的氧化层
内的电场聚集，提高器件可靠性。

[0037] 实施例5

[0038] 本实施例和实施例1的区别在于：将浮栅形状设计成如图5所示的多阶梯形，多晶硅浮栅9的左右两侧向下包括2个以上的阶梯，器件其他部分与实施例1中的一致。通过这样
的设计，可以在浮栅下方介质层内获得更均匀的电场分布。

[0039] 实施例6

[0040] 本实施例和实施例1的区别在于：将原本的单个多晶硅浮栅9分解成多个并排的小浮栅，包括第一多晶硅浮栅91、第二多晶硅浮栅92、第三多晶硅浮栅93，如图6所示，器件其
他部分与实施例1中的一致。需要注意的是，图6中的浮栅数量仅起到示意作用，当浮栅数量
大于等于2时均应被认为是多区浮栅，不能将此图视为对本发明的限制。

[0041] 本实施例相对于实施例1起到的改进作用为：浮栅虽然能够削弱分离栅尖角处氧化层内电场强度，但形成了额外的栅漏电容，如图7所示。从分离栅电极到浮栅的电容C3以
及从浮栅到半导体区的电容C4串联之后耦合到了常规分离栅平面型VDMOS的栅漏电容之
中。因此，在其他结构参数一致的情况下，本发明结构中的栅漏电容介于常规平面栅VDMOS
和常规分离栅平面型VDMOS之间。当使用如图6所示的多区浮栅时，其栅漏电容示意图如图8
所示。多区浮栅的数量越多，相串联的浮栅间电容就越多，因此器件总的栅漏电容就越逼近
常规分离栅平面型VDMOS的栅漏电容。此外，多区浮栅也能在浮栅下氧化层中形成更均匀的
电场分布。

[0042] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成
的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。