半导体器件及其制备方法

摘要

本发明涉及一种半导体器件及其制备方法，半导体器件的制备方法包括：提供待刻蚀层；于待刻蚀层的表面形成图形化的牺牲层，图形化的牺牲层暴露出部分待刻蚀层的表面；于牺牲层的侧壁形成第一侧墙；去除牺牲层；于第一侧墙的侧壁形成第二侧墙；去除第一侧墙。上述半导体器件的制备方法使得线宽进一步缩小成为可能，而且于第一侧墙的侧壁形成第二侧墙，以第一侧墙作为第二牺牲层，不需要再形成第二牺牲层，减少了牺牲层的层数，也减少了制程步骤，从而节约半导体制程的时间和成本。

权利要求

1.一种半导体器件的制备方法，其特征在于，包括：提供待刻蚀层；

于所述待刻蚀层的表面形成图形化的牺牲层，所述图形化的牺牲层暴露出部分所述待刻蚀层的表面；

于所述牺牲层的侧壁形成第一侧墙；

去除所述牺牲层；

于所述第一侧墙的侧壁形成第二侧墙；

去除所述第一侧墙。

2.根据权利要求1所述的半导体器件的制备方法，其特征在于，于所述牺牲层的侧壁形成所述第一侧墙包括：

于所述待刻蚀层的表面和所述牺牲层的表面形成第一侧墙材料层，所述第一侧墙材料层包覆所述牺牲层；

刻蚀所述牺牲层的顶端和所述待刻蚀层表面的所述第一侧墙材料层，以形成暴露出所述牺牲层的顶端和部分所述待刻蚀层的表面的所述第一侧墙。

3.根据权利要求1所述的半导体器件的制备方法，其特征在于，于所述第一侧墙的侧壁形成第二侧墙包括：

于所述待刻蚀层的表面和所述第一侧墙的表面形成第二侧墙材料层，所述第二侧墙材料层包覆所述第一侧墙；

刻蚀所述第一侧墙的顶端和所述待刻蚀层表面的所述第二侧墙材料层，以形成暴露出所述第一侧墙的顶端和部分所述待刻蚀层的表面的所述第二侧墙。

4.根据权利要求1所述的半导体器件的制备方法，其特征在于，去除所述第一侧墙之后还包括：

以所述第二侧墙为掩膜，刻蚀所述待刻蚀层，以形成待刻蚀图形。

5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一侧墙的厚度介于5nm～50nm之间。

6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一侧墙包括本征多晶硅侧墙或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙，形成所述第一侧墙的方法包括化学气相沉积或等离子增强化学气相沉积。

7.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述第一侧墙包括掺硼非晶硅侧墙时，于惰性气氛下采用包括甲硅烷和三乙基硼烷的反应气体于所述牺牲层的侧壁形成所述第一侧墙，其中，所述甲硅烷反应气体的流量介于500sccm～1000sccm之间，所述三乙基硼烷反应气体的流量介于300sccm～1000sccm之间，反应温度介于200℃～600℃之间，射频功率介于500W～2000W之间，射频频率介于11MHz～15MHz之间，形成所述惰性气氛的惰性气体包括氦气及氮气中的至少一种。

8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述牺牲层包括碳牺牲层，所述第二侧墙包括氧化物侧墙、多晶硅侧墙或氮化物侧墙。

9.一种半导体器件，其特征在于，包括：待刻蚀层；

图形化的第一侧墙，形成于所述待刻蚀层的表面，所述图形化的第一侧墙暴露出部分所述待刻蚀层的表面；

第二侧墙，形成于所述第一侧墙的侧壁表面。

10.根据权利要求9所述的半导体器件，其特征在于，所述第一侧墙包括本征多晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙，所述第一侧墙的厚度介于5nm～50nm之间。

说明书

半导体器件及其制备方法

技术领域

[0001] 本发明涉及半导体领域，特别是涉及一种半导体器件及其制备方法。

背景技术

[0002] 集成电路(英语：integrated circuit,IC)、或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)在电子学中是一种把电路(主要包括半导体设备，也包括被动组
件等)小型化的方式，并通常制造在半导体晶圆表面上。比如，DRAM，DRAM(Dynamic Random 
Access Memory)即动态随机存取存储器芯片，是最为常见的系统内存芯片。这些年来，DRAM
持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路。这样增加了每单位面积
容量，可以降低成本和增加功能，然而需要集成电路设计的最小线宽和间距的不断缩小。但
是，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，硅片表面的成像就会发生
严重的畸变，从而导致光刻图形质量的严重下降。现有采用图形转移工艺将显卡缩小到工
艺所需的尺寸，但现有的图形转移工艺需要使用多层掩膜层进行多次图形转移，工艺步骤
繁琐，工艺时间较长，工艺成本较高。

发明内容

[0003] 基于此，针对上述问题，本发明提供一种半导体器件及其制备方法。

[0004] 本发明提供一种半导体器件的制备方法，包括：提供待刻蚀层；于所述待刻蚀层的表面形成图形化的牺牲层，所述图形化的牺牲层暴露出部分所述待刻蚀层的表面；于所述
牺牲层的侧壁形成第一侧墙；去除所述牺牲层；于所述第一侧墙的侧壁形成第二侧墙；去除
所述第一侧墙。

[0005] 上述半导体器件的制备方法使得线宽进一步缩小成为可能，而且于第一侧墙的侧壁形成第二侧墙，以第一侧墙作为第二牺牲层，不需要再形成第二牺牲层，减少了牺牲层的
层数，也减少了制程步骤，从而节约半导体制程的时间和成本。

[0006] 在其中一个实施例中，于所述牺牲层的侧壁形成所述第一侧墙包括：于所述待刻蚀层的表面和所述牺牲层的表面形成第一侧墙材料层，所述第一侧墙材料层包覆所述牺牲
层；刻蚀所述牺牲层的顶端和所述待刻蚀层表面的所述第一侧墙材料层，以形成暴露出所
述牺牲层的顶端和部分所述待刻蚀层的表面的所述第一侧墙。

[0007] 在其中一个实施例中，于所述第一侧墙的侧壁形成第二侧墙包括：于所述待刻蚀层的表面和所述第一侧墙的表面形成第二侧墙材料层，所述第二侧墙材料层包覆所述第一
侧墙；刻蚀所述第一侧墙的顶端和所述待刻蚀层表面的所述第二侧墙材料层，以形成暴露
出所述第一侧墙的顶端和部分所述待刻蚀层的表面的所述第二侧墙。

[0008] 在其中一个实施例中，去除所述第一侧墙之后还包括：以所述第二侧墙为掩膜，刻蚀所述待刻蚀层，以形成待刻蚀图形。

[0009] 在其中一个实施例中，所述第一侧墙的厚度介于5nm～50nm之间。

[0010] 在其中一个实施例中，所述第一侧墙包括本征多晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙，形成所述第一侧墙的方法包括化学气相沉积或等离子增强化学
气相沉积。第一侧墙包括本征多晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙，
使得线宽容易控制，而且使得第一侧墙被去除后不会有残留，实现图案的精准转移，而且还
使得第一侧墙能用化学气相沉积或等离子增强化学气相沉积形成，形成速度快，条件简单。

[0011] 在其中一个实施例中，所述第一侧墙包括掺硼非晶硅侧墙时，于惰性气氛下采用包括甲硅烷和三乙基硼烷的反应气体于所述牺牲层的侧壁形成所述第一侧墙，其中，所述
甲硅烷反应气体的流量介于500sccm～1000sccm之间，所述三乙基硼烷反应气体的流量介
于300sccm～1000sccm之间，反应温度介于200℃～200℃之间，射频功率介于500W～2000W
之间，射频频率介于11MHz～15MHz之间，形成所述惰性气氛的惰性气体包括氦气及氮气中
的至少一种。

[0012] 在其中一个实施例中，所述牺牲层包括碳牺牲层，所述第二侧墙包括氧化物侧墙、多晶硅侧墙或氮化物侧墙。

[0013] 本发明还提供一种半导体器件，包括：待刻蚀层；图形化的第一侧墙，形成于所述待刻蚀层的表面，所述图形化的第一侧墙暴露出部分所述待刻蚀层的表面；第二侧墙，形成
于所述第一侧墙的侧壁表面。

[0014] 上述半导体器件使得线宽进一步缩小成为可能，第二侧墙形成于第一侧墙的侧壁表面，以第一侧墙作为第二牺牲层，不需要再形成第二牺牲层，减少了牺牲层的层数，也减
少了制程步骤，从而节约半导体制程的时间和成本。

[0015] 在其中一个实施例中，所述第一侧墙包括本征多晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙，所述第一侧墙的厚度介于5nm～50nm之间。第一侧墙包括本征多
晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙，使得线宽容易控制，而且使得第
一侧墙被去除后不会有残留，实现图案的精准转移，而且还使得第一侧墙能用化学气相沉
积或等离子增强化学气相沉积形成，形成速度快，条件简单。

附图说明

[0016] 图1为本发明的半导体器件的制备方法的流程图；

[0017] 图2～图10为本发明的半导体器件的制备方法各步骤所呈现的结构示意图；

[0018] 图8为本发明的半导体器件所呈现的结构示意图。

[0019]10 待刻蚀层
20 牺牲层
30 第一侧墙材料层
40 第二侧墙材料层
50 第一侧墙
20 第二侧墙

具体实施方式

[0020] 为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所
描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

[0021] 除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具
体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相
关的所列项目的任意的和所有的组合。

[0022] 在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简
化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和
操作，因此不能理解为对本发明的限制。

[0023] 一个实施例，如图1所示，提供一种半导体器件的制备方法，包括：提供待刻蚀层10；于待刻蚀层10的表面形成图形化的牺牲层20，图形化的牺牲层暴露出部分待刻蚀层10
的表面；于牺牲层20的侧壁形成第一侧墙50；去除牺牲层20；于第一侧墙50的侧壁形成第二
侧墙20；去除第一侧墙50。

[0024] 在本实施例中，上述半导体器件的制备方法使得线宽进一步缩小成为可能，而且于第一侧墙50的侧壁形成第二侧墙20，以第一侧墙50作为第二牺牲层20，不需要再形成第
二牺牲层20，减少了牺牲层20的层数，也减少了制程步骤，从而节约半导体制程的时间和成
本。

[0025] S10：提供待刻蚀层10，如图2所示。

[0026] 在一个实施例中，待刻蚀层10包括：刻蚀目标层和位于刻蚀目标层表面的硬掩模层。其中，硬掩模层包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化
钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。刻蚀目标层包括氧化硅层、氮化硅层、多晶
硅层、低K介质材料、无定形碳、金属层中的一种或几种。

[0027] 在一个实施例中，待刻蚀层10包括衬底。其中，衬底包括硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底(SOI)、绝缘体上锗(GOI)衬底、玻璃衬底等其中的一种。

[0028] S20：于待刻蚀层10的表面形成图形化的牺牲层20，图形化的牺牲层暴露出部分待刻蚀层10的表面，如图3所示。

[0029] 在一个实施例中，步骤S20包括：

[0030] S201：于牺牲层20的表面形成刻蚀阻挡层；

[0031] S202：采用光刻工艺于刻蚀阻挡层的表面形成图形化的光刻胶；

[0032] S203：以图形化的光刻胶为掩膜，刻蚀刻蚀阻挡层，形成图形化的刻蚀阻挡层；

[0033] S204：去除光刻胶，以图形化的刻蚀阻挡层为掩膜，刻蚀牺牲层20，形成图形化的牺牲层20，去除刻蚀阻挡层。

[0034] 其中，刻蚀阻挡层的材质包括氮氧化硅或氮化硅，形成刻蚀阻挡层的方法包括化学气相沉积或等离子增强化学气相沉积。

[0035] 在一个实施例中，牺牲层20包括碳牺牲层20。使得牺牲层20在去除时容易被去除。形成牺牲层20的方法包括化学气相沉积或旋涂非晶碳工艺。

[0036] S30：于牺牲层20的侧壁形成第一侧墙50，如图5所示。

[0037] 在一个实施例中，步骤S30包括：

[0038] S301：于待刻蚀层10的表面和牺牲层20的表面形成第一侧墙材料层30，第一侧墙材料层30包覆牺牲层20，如图4所示；

[0039] S302：刻蚀牺牲层20的顶端和待刻蚀层10表面的第一侧墙材料层30，暴露出牺牲层20的顶端和部分待刻蚀层10的表面，如图5所示。

[0040] 在一个实施例中，采用反应离子刻蚀工艺刻蚀牺牲层20的顶端和待刻蚀层10表面的第一侧墙50。

[0041] 在一个实施例中，第一侧墙50的厚度介于5nm～50nm之间，例如，第一侧墙50的厚度可以为10nm、15nm、20nm。

[0042] 在一个实施例中，第一侧墙50包括本征多晶硅侧墙、掺硼多晶硅侧墙、掺磷多晶硅侧墙、掺砷多晶硅侧墙或氮化硅，形成第一侧墙50的方法包括化学气相沉积或等离子增强
化学气相沉积。

[0043] 第一侧墙50包括本征多晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙相较于氮化硅层作为侧墙而言，具有绝对优势，不仅能使得线宽容易控制，而且使得第一侧
墙50被去除后不会有残留，实现图案的精准转移，而且还使得第一侧墙50能用化学气相沉
积或等离子增强化学气相沉积形成，形成速度快，条件简单。

[0044] 在一个实施例中，第一侧墙50包括掺硼非晶硅侧墙时，于惰性气氛下采用包括甲硅烷和三乙基硼烷的反应气体于牺牲层20的侧壁形成第一侧墙50，其中，甲硅烷反应气体
的流量介于500sccm～1000sccm之间，例如，甲硅烷反应气体的流量可以为500sccm、
700sccm、900sccm、1000sccm；三乙基硼烷反应气体的流量介于300sccm～1000sccm之间，例
如，三乙基硼烷反应气体的流量可以为300sccm、400sccm、500sccm、200sccm、700sccm、
800sccm、900sccm、1000sccm；反应温度介于200℃～200℃之间，例如，反应温度可以为200
℃、300℃、500℃、200℃；射频功率介于500W～2000W之间，例如，射频功率可以为500W、
700W、1200W、1800W；射频频率介于11MHz～15MHz之间，例如，射频频率可以为11MHz、12MHz、
13.52MHz、14MHz；形成所述惰性气氛的惰性气体包括氦气及氮气中的至少一种。

[0045] 其中，第一侧墙50的材质与牺牲层20的材质不同，而且具有大的刻蚀选择比。

[0046] S40：去除牺牲层20，如图2所示。

[0047] S50：于第一侧墙50的侧壁形成第二侧墙20，如图8所示。

[0048] 在一个实施例中，步骤S50包括：

[0049] S501：于待刻蚀层10的表面和第一侧墙50的表面形成第二侧墙材料层40，第二侧墙材料层40包覆第一侧墙50，如图7所示；

[0050] S502：刻蚀第一侧墙50的顶端和待刻蚀层10表面的第二侧墙材料层40，暴露出第一侧墙50的顶端和部分待刻蚀层10的表面，如图8所示。

[0051] 在一个实施例中，采用反应离子刻蚀工艺刻蚀第一侧墙50的顶端和待刻蚀层10表面的第二侧墙20。

[0052] 在一个实施例中，第二侧墙20包括氧化物侧墙或氮化物侧墙。形成第二侧墙20的方法包括原子层沉积工艺。

[0053] 其中，第二侧墙20的材质与第一侧墙50的材质不同，而且具有大的刻蚀选择比。

[0054] S20：去除第一侧墙50，如图9所示。

[0055] 在一个实施例中，步骤S20之后还包括：

[0056] S70：以第二侧墙20为掩膜，刻蚀待刻蚀层10，形成待刻蚀图形，如图10所示。

[0057] 在一个实施例中，步骤S70包括：

[0058] S701：以第二侧墙20为掩膜，刻蚀硬掩模层，形成图形化的硬掩模层；

[0059] S702：去除第二侧墙20，以图形化的硬掩模层为掩膜，刻蚀待刻蚀目标层，以形成待刻蚀图形。

[0060] 在一个实施例中，半导体器件的最小特征尺寸可以小于30nm。

[0061] 一个实施例，如图8所示，提供一种半导体器件，包括：待刻蚀层10；图形化的第一侧墙50，形成于待刻蚀层10的表面，所述图形化的第一侧墙50暴露出部分待刻蚀层10的表
面；第二侧墙20，形成于第一侧墙50的侧壁表面。

[0062] 在本实施例中，上述半导体器件使得线宽进一步缩小成为可能，第二侧墙20形成于第一侧墙50的侧壁表面，以第一侧墙50作为第二牺牲层20，不需要再形成第二牺牲层20，
减少了牺牲层20的层数，也减少了制程步骤，从而节约半导体制程的时间和成本。

[0063] 在一个实施例中，待刻蚀层10包括：刻蚀目标层和位于刻蚀目标层表面的硬掩模层。其中，硬掩模层包括氧化硅、氮化硅、碳化硅、氮氧化硅、无定形碳、多晶硅、氧化铪、氧化
钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。刻蚀目标层包括氧化硅层、氮化硅层、多晶
硅层、低K介质材料、无定形碳、金属层中的一种或几种。

[0064] 在一个实施例中，待刻蚀层10包括衬底。其中，衬底包括硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底(SOI)、绝缘体上锗(GOI)衬底、玻璃衬底等其中的一种。

[0065] 在一个实施例中，第一侧墙50的厚度介于5nm～50nm之间，例如，第一侧墙50的厚度可以为10nm、15nm、20nm。

[0066] 在一个实施例中，第一侧墙50包括本征多晶硅侧墙、掺硼多晶硅侧墙、掺磷多晶硅侧墙、掺砷多晶硅侧墙或氮化硅。

[0067] 第一侧墙50包括本征多晶硅侧墙、或掺硼、磷、砷中一种或多种的掺杂多晶硅侧墙相较于氮化硅，具有绝对优势，不仅能使得线宽容易控制，而且使得第一侧墙50被去除后不
会有残留，实现图案的精准转移，而且还使得第一侧墙50能用化学气相沉积或等离子增强
化学气相沉积形成，形成速度快，条件简单。

[0068] 在一个实施例中，第二侧墙20包括氧化物侧墙或氮化物侧墙。

[0069] 其中，第一侧墙50的材质与牺牲层20的材质不同，而且具有大的刻蚀选择比。第二侧墙20的材质与第一侧墙50的材质不同，而且具有大的刻蚀选择比。

[0070] 在一个实施例中，半导体器件的最小特征尺寸可以小于30nm。

[0071] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛
盾，都应当认为是本说明书记载的范围。

[0072] 以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在
不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
因此，本发明专利的保护范围应以所附权利要求为准。