用于频率模式检测和实施的系统和方法转让专利
申请号 : CN202110214717.6
文献号 : CN112905505B
文献日 : 2022-05-13
发明人 : K·马组德尔 , P·加加帕蒂
申请人 : 美光科技公司
摘要 :
权利要求 :
1.一种存储器装置的命令接口,所述命令接口被配置成:从多个支持命令获取模式中识别当前命令获取模式,所述多个支持命令获取模式中的每一者限定对应命令执行频率;
至少部分基于所述当前命令获取模式,从时钟循环的两个或多个可能的组合中识别多个时钟循环以用于获取命令地址的部分;
接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取所述命令地址的所述部分;
跟踪所述芯片选择信号的所述状态的所述转变的历史;
至少部分基于所述芯片选择信号,通过在所述多个时钟循环中的每一者处触发单独的获取操作来从所述多个时钟循环中获取所述命令地址的所述部分;以及基于获取的所述命令地址的所述部分执行命令。
2.根据权利要求1所述的命令接口,其包括模式寄存器,所述模式寄存器被配置成存储所述当前命令获取模式的指示。
3.根据权利要求1所述的命令接口,其包括模式选择和实施电路,所述模式选择和实施电路被配置成从所述多个支持命令获取模式中选择所述当前命令获取模式。
4.根据权利要求3所述的命令接口,其中所述模式选择和实施电路被配置成将所述当前命令获取模式的指示写入到模式寄存器。
5.根据权利要求3所述的命令接口,其中所述模式选择和实施电路被配置成基于与当前命令相关联的经识别的处理窗口大小来选择所述当前命令获取模式。
6.根据权利要求5所述的命令接口,其中针对被识别为不利用宽处理窗口大小的命令使用第一命令模式,其中所述第一命令模式被配置成从连续时钟循环中获取所述命令地址的所述部分。
7.根据权利要求5所述的命令接口,其中针对被识别为利用宽处理窗口大小的命令使用第二命令模式,其中所述第二命令模式被配置成从非连续时钟循环中获取所述命令地址的所述部分。
8.根据权利要求1所述的命令接口,其中所述状态的转变包括转变到低状态。
9.根据权利要求1所述的命令接口,其被配置成识别所述多个时钟循环以至少部分基于所述芯片选择信号的所述状态的所述转变的所述历史而从中获取所述命令地址的所述部分。
10.根据权利要求1所述的命令接口,在命令解码过程期间,其被配置成提供当前正在进行多循环命令解码的指示。
11.一种方法,其包括:
从多个支持命令获取模式中识别当前命令获取模式,所述多个支持命令获取模式中的每一者限定对应命令执行频率;
至少部分基于所述当前命令获取模式,从时钟循环的两个或多个可能的组合中识别多个时钟循环以用于获取命令地址的部分;
接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取所述命令地址的所述部分;
跟踪所述芯片选择信号的所述状态的所述转变的历史;
至少部分基于所述芯片选择信号,通过在所述多个时钟循环中的每一者处触发单独的获取操作来从所述多个时钟循环中获取所述命令地址的所述部分;以及基于获取的所述命令地址的所述部分执行命令。
12.根据权利要求11所述的方法,其包括:从所述多个支持命令获取模式中选择所述当前命令获取模式;以及将所述当前命令获取模式的指示写入到模式寄存器。
13.根据权利要求11所述的方法,其包括:基于与当前命令相关联的经识别的处理窗口大小来选择所述当前命令获取模式。
14.根据权利要求13所述的方法,其包括针对被识别为不利用宽处理窗口大小的命令使用第一命令模式,其中所述第一命令模式被配置成从连续时钟循环中获取所述命令地址的所述部分。
15.根据权利要求13所述的方法,其包括:针对被识别为利用宽处理窗口大小的命令使用第二命令模式,其中所述第二命令模式被配置成从非连续时钟循环中获取所述命令地址的所述部分。
16.一种存储器装置,其包括:多个存储器组;以及
命令获取和执行电路,所述命令获取和执行电路被配置成通过以下操作来存取所述多个存储器组的一个或多个特定存储器组:从多个支持命令获取模式中识别当前命令获取模式,所述多个支持命令获取模式中的每一者限定对应命令执行频率;
至少部分基于所述当前命令获取模式,从时钟循环的两个或多个可能的组合中识别多个时钟循环以用于获取命令地址的部分;
接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取所述命令地址的所述部分;
跟踪所述芯片选择信号的所述状态的所述转变的历史;
至少部分基于所述芯片选择信号,通过在所述多个时钟循环中的每一者处触发单独的获取操作来从所述多个时钟循环中获取所述命令地址的所述部分;以及基于获取的所述命令地址的所述部分执行命令来存取所述一个或多个特定存储器组。
17.根据权利要求16所述的存储器装置,其中所述多个支持命令获取模式包括:第一命令模式,所述第一命令模式被配置成从连续时钟循环中获取所述命令地址的所述部分;以及
第二命令模式,所述第二命令模式被配置成从非连续时钟循环中获取所述命令地址的所述部分。
18.根据权利要求16所述的存储器装置,其中所述命令包括读取命令、写入命令或两者。
19.一种有形的非暂时性机器可读介质,其包括机器可读指令,所述机器可读指令在由一个或多个处理器执行时致使所述一个或多个处理器:接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取命令地址的部分;
跟踪所述芯片选择信号的所述状态的所述转变的历史;
当所述芯片选择信号在高和低之间转变时:在所述转变之后的第一时钟循环内捕获命令地址的第一部分;
在紧接在第二个时钟循环后面的第三时钟循环中捕获所述命令地址的第二部分,其中所述第二时钟循环紧接在所述第一时钟循环后面;
保持双态切换,所述双态切换指示何时循环为解码循环;
当所述双态切换指示紧接在当前循环前面的循环是解码循环时,在所述当前循环期间跳过命令地址获取;以及
使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令。
20.根据权利要求19所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由所述一个或多个处理器执行时致使所述一个或多个处理器:当所述双态切换指示紧接在当前循环前面的循环不是解码循环时,在所述当前循环期间执行命令地址获取。
21.根据权利要求19所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由所述一个或多个处理器执行时致使所述一个或多个处理器:通过在交替循环的高状态和低状态之间交替所述双态切换来保持所述双态切换。
22.根据权利要求19所述的机器可读介质,其中所述芯片选择信号在所述第一时钟循环期间和所述第二时钟循环期间为恒定的。
23.根据权利要求19所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由所述一个或多个处理器执行时致使所述一个或多个处理器:确定双循环命令解码指示符是否被设定。
24.一种有形的非暂时性机器可读介质,其包括机器可读指令,所述机器可读指令在由一个或多个处理器执行时致使所述一个或多个处理器:接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取命令地址的部分;
跟踪所述芯片选择信号的所述状态的所述转变的历史;
当所述芯片选择信号在高和低之间转变时:在所述转变之后的第一时钟循环内捕获命令地址的第一部分;
在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分;或在紧接在第二时钟循环后面的第三时钟循环中捕获所述命令地址的所述第二部分;
确定双循环命令解码指示符是否被设定;
当所述双循环命令解码指示符被设定时,在当前循环中停用解码;以及使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令。
25.根据权利要求24所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由所述一个或多个处理器执行时致使所述一个或多个处理器:当所述双循环命令解码指示符未被设定时,确定当前循环是否为解码循环。
26.根据权利要求25所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由所述一个或多个处理器执行时致使所述一个或多个处理器:当所述当前循环是解码循环时,针对模式相依宽度设定所述双循环命令解码。
27.根据权利要求26所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由一个或多个处理器执行时致使所述一个或多个处理器:其中当在紧接在所述第一时钟循环后面的所述第二时钟循环中捕获所述命令地址的所述第二部分时,所述模式相依宽度包括一个时钟循环。
28.根据权利要求26所述的机器可读介质,其包括机器可读指令,所述机器可读指令在由所述一个或多个处理器执行时致使所述一个或多个处理器:其中当在紧接在所述第二时钟循环后面的所述第三时钟循环中捕获所述命令地址的所述第二部分时,所述模式相依宽度包括两个时钟循环。
29.一种存储器装置的命令接口,所述命令接口包括电路,所述电路被配置成:接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取命令地址的部分;以及
跟踪所述芯片选择信号的所述状态的所述转变的历史;
当所述芯片选择信号在高和低之间转变时:在所述转变之后的第一时钟循环内捕获命令地址的第一部分;
在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分;或在紧接在所述第二时钟循环后面的第三时钟循环中捕获所述命令地址的所述第二部分;
确定双循环命令解码指示符是被否设定;
当所述双循环命令解码指示符被设定时,在当前循环中停用解码;以及使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令。
30.根据权利要求29所述的命令接口,其包括电路,所述电路被配置成:保持双态切换,所述双态切换指示何时循环为解码循环。
31.根据权利要求30所述的命令接口,其包括电路,所述电路被配置成:经由所述双态切换确定在当前循环前面的循环为解码循环;以及基于紧接在所述当前循环前面的所述循环为解码循环,在所述当前循环期间跳过命令地址获取。
32.根据权利要求30所述的命令接口,其包括电路,所述电路被配置成:经由所述双态切换确定紧接在当前循环前面的循环为非解码循环;以及基于紧接在所述当前循环前面的所述循环为非解码循环,在所述当前循环期间执行命令地址获取。
33.根据权利要求29所述的命令接口,其包括电路,所述电路被配置成:当所述双循环命令解码指示符未被设定时:确定当前循环是否为解码循环;以及当所述当前循环为双循环命令解码循环时,为所述双循环命令解码设定模式相依宽度;
其中当在紧接在所述第一时钟循环后面的所述第二时钟循环中捕获所述命令地址的所述第二部分时,所述模式相依宽度包括一个时钟循环;以及其中当在紧接在所述第二时钟循环后面的所述第三时钟循环中捕获所述命令地址的所述第二部分时,所述模式相依宽度包括两个时钟循环。
34.一种方法,其包括:
接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获取命令地址的部分;以及
跟踪所述芯片选择信号的所述状态的所述转变的历史;
当所述芯片选择信号转变时:
在所述转变之后的第一时钟循环内捕获命令地址的第一部分;
在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分;或在紧接在所述第二时钟循环后面的第三时钟循环中捕获所述命令地址的所述第二部分;以及
使用所述命令地址的所述第一部分和所述命令地址的所述第二部分发射内部命令。
35.根据权利要求34所述的方法,其包括:确定双循环命令解码指示符是否被设定;以及当所述双循环命令解码指示符被设定时,在当前循环中停用解码。
说明书 :
用于频率模式检测和实施的系统和方法
技术领域
背景技术
各个方面的更好理解。因此,应理解,应鉴于此来阅读这些陈述,而非作为对现有技术的认
可。
是,这些命令可具有不同的执行时间,一些命令相比于其它命令需要较宽的设置/保持窗
口。执行这些命令的传统方法使用静态时钟循环执行频率来实施命令,从而针对相比于可
将额外时钟循环用于执行的命令可恰当地在较少时钟循环中执行的命令常常导致低效的
命令执行时间。相应地,本发明的实施例可针对通过使用多个频率模式来用于存储器命令
的执行而达成的增强,从而支持可增加命令执行效率的动态命令执行频率改变。
发明内容
每一者限定对应命令执行频率;至少部分基于所述当前命令获取模式,从时钟循环的两个
或多个可能的组合中识别多个时钟循环以从中获取命令地址的部分;接收芯片选择信号,
其中所述芯片选择信号的状态的转变指示可以开始获取所述命令地址的所述部分;跟踪所
述芯片选择信号的所述状态的所述转变的历史;至少部分基于所述芯片选择信号,通过在
所述多个时钟循环中的每一者处触发单独的获取操作来从所述多个时钟循环中获取所述
命令地址的所述部分;以及基于获取的所述命令地址的所述部分执行命令。。
少部分基于所述当前命令获取模式,从时钟循环的两个或多个可能的组合中识别多个时钟
循环以从中获取命令地址的部分;接收芯片选择信号,其中所述芯片选择信号的状态的转
变指示可以开始获取所述命令地址的所述部分;跟踪所述芯片选择信号的所述状态的所述
转变的历史;至少部分基于所述芯片选择信号,通过在所述多个时钟循环中的每一者处触
发单独的获取操作来从所述多个时钟循环中获取所述命令地址的所述部分;以及基于获取
的所述命令地址的所述部分执行命令。
存储器组的一个或多个特定存储器组:从多个支持命令获取模式中识别当前命令获取模
式,所述多个支持命令获取模式中的每一者限定对应命令执行频率;至少部分基于所述当
前命令获取模式,从时钟循环的两个或多个可能的组合中识别多个时钟循环以从中获取命
令地址的部分;接收芯片选择信号,其中所述芯片选择信号的状态的转变指示可以开始获
取所述命令地址的所述部分;跟踪所述芯片选择信号的所述状态的所述转变的历史;至少
部分基于所述芯片选择信号,通过在所述多个时钟循环中的每一者处触发单独的获取操作
来从所述多个时钟循环中获取所述命令地址的所述部分;以及基于获取的所述命令地址的
所述部分执行命令来存取所述一个或多个特定存储器组。
器:在芯片选择信号CS转变时,在高和低之间转变;在所述转变之后的第一时钟循环内捕获
命令地址的第一部分;以及在紧接在第二个时钟循环后面的第三时钟循环中捕获所述命令
地址的第二部分,其中所述第二时钟循环紧接在所述第一时钟循环后面;保持双态切换,所
述双态切换指示何时循环为解码循环;当所述双态切换指示紧接在当前循环前面的循环是
解码循环时,在所述当前循环期间跳过命令地址获取;以及使用所述命令地址的所述第一
部分和所述命令地址的所述第二部分发射内部命令。
器:在芯片选择信号CS转变时,在高和低之间转变;在所述转变之后的第一时钟循环内捕获
命令地址的第一部分;以及在紧接在所述第一时钟循环后面的第二时钟循环中捕获所述命
令地址的第二部分;或在紧接在所述第二时钟循环后面的第三时钟循环中捕获所述命令地
址的所述第二部分;确定双循环命令解码指示符是否被设定;当所述双循环命令解码指示
符被设定时,在当前循环中停用解码;以及使用所述命令地址的所述第一部分和所述命令
地址的所述第二部分发射内部命令。
之后的第一时钟循环内捕获命令地址的第一部分;以及在紧接在所述第一时钟循环后面的
第二时钟循环中捕获所述命令地址的第二部分;或在紧接在所述第二时钟循环后面的第三
时钟循环中捕获所述命令地址的所述第二部分;确定双循环命令解码指示符是被否设定;
当所述双循环命令解码指示符被设定时,在当前循环中停用解码;以及使用所述命令地址
的所述第一部分和所述命令地址的所述第二部分发射内部命令。
时钟循环后面的第二时钟循环中捕获所述命令地址的第二部分;或在紧接在所述第二时钟
循环后面的第三时钟循环中捕获所述命令地址的所述第二部分;以及使用所述命令地址的
所述第一部分和所述命令地址的所述第二部分发射内部命令。
附图说明
具体实施方式
何工程或设计项目中一样,必须制定许多实施方案特定的决策以实现开发者的特定目标,
例如服从系统相关的和商业相关的约束,所述约束可以从一个实施方案到另一个实施方案
变化。此外,应了解,此类开发工作可能是复杂且耗时的,然而对于受益于本公开的所属领
域的一般技术人员来说,这些都是设计、构造和制造中的常规任务。
的。举例来说,动态可变的命令执行频率可实现不利用宽处理/访问窗口的命令的缩短的等
待时间(例如,通过将命令设定到1N命令检索模式),同时仍允许执行确实利用宽处理/访问
窗口的命令(例如,通过将命令设定到2N命令检索模式)。然而,动态地转变命令执行频率涉
及许多挑战。相应地,本文中所公开的实施例涉及命令获取/执行过程的增强,从而支持较
高IO数据速率。
可以是双数据速率型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特
征允许与先前各代DDR SDRAM相比功率消耗减少、带宽更大以及存储容量更大。
如,SDRAM芯片)上。每一DIMM可以包含若干SDRAM存储器芯片(例如,x8或x16存储器芯片),
如将了解。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有若干
存储器组12的单个存储器芯片(例如,SDRAM芯片)的一部分。对于DDR5,存储器组12可以进
一步经布置以形成组群。举例来说,对于8千兆位(Gb)DDR5 SDRAM,存储器芯片可包含16个
存储器组12,布置成8个组群,每个组群包含2个存储器组。对于16Gb DDR5 SDRAM,存储器芯
片可例如包含32个存储器组12,布置成8个组群,每一组群包含4个存储器组。取决于总体系
统的应用和设计,可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置
10读取的数据的发射和接收。
而言,双数据速率(DDR)存储器利用系统时钟信号的差分对,在本文中被称作真时钟信号
(Clk_t)和互补时钟信号(Clk_c)。DDR的正时钟边沿指代上升真时钟信号Clk_t与下降互补
时钟信号Clk_c交叉的点,而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号
Clk_c的上升。命令(例如,读取命令、写入命令等)通常在时钟信号的正边沿上输入,且在正
和负时钟边沿两者上发射或接收数据。
部时钟产生器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控
内部时钟信号LCLK供应到例如I/O接口16,并用作用于确定读取数据的输出定时的定时信
号。
解码器32可以从命令总线34接收命令信号,且可以对命令信号进行解码以提供各种内部命
令。举例来说,命令解码器32可以经由总线36将命令信号提供到内部时钟产生器30以协调
相位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用以例如通过IO接口16
对数据进行计时。
将了解,存储器装置10可包含各种其它解码器,例如,行解码器和列解码器,以促进对存储
器组12的存取。在一个实施例中,每一存储器组12包含组控制块22,其提供必需的解码(例
如,行解码器和列解码器)以及其它特征,例如定时控制和数据控制,以促进到和来自存储
器组12的命令的执行。
号(CA<13:0>)的14位总线。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接
口14。所述命令接口可包含命令地址输入电路20,其经配置以经由例如命令解码器32而接
收和发射命令以提供对存储器组12的存取。另外,命令接口14可以接收芯片选择信号(CS_
n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。举例来说,当CS_n信
号下降到低状态时,命令地址获取和命令执行过程可开始。对存储器装置10内的特定组12
的存取通过命令编码于CA<13:0>总线上。
可用,从而实现任一紧接在后面的时钟循环上或其间具有中间时钟循环的两个时钟循环上
命令的获取。如本文中所使用,连续时钟循环指代其间不具有时钟循环的时钟循环。举例来
说,在第一模式(例如,1N模式)中,第一循环用于获取命令地址的第一部分,且在紧接在后
面的循环(例如,第二循环)中获取命令地址的剩余部分。1N模式在其中命令获取为可预测
快速的情形中尤其适用,因为命令等待时间缩短到两个时钟循环。
口。这在需要额外获取时间时特别适用(例如,在装置初始化处理期间等)。
式)的指示,且可开始选定模式的实施。必须考虑许多因素来实现动态可变的获取模式。如
下文所详细论述,命令接口14、命令解码器32和/或其它逻辑/电路可处置这些模式的命令
的获取和处理。模式选择和/或实施可由硬件电路和/或硬件电路所实施的机器可读指令来
处置。在图1中示出的实施例中,命令接口20的模式选择和实施电路23可处置各种模式的实
施细节。
期间可使用重置命令(RESET_n)来重置命令接口14、状态寄存器、状态机等等。命令接口14
还可接收命令/地址反转(CAI)信号,其可经提供以例如取决于用于特定存储器装置10的命
令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像
(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置,MIR信号可用于多
路复用信号以使得它们可调换以用于实现信号到存储器装置10的特定路由。还可提供用以
促进存储器装置10的测试的各种信号,例如测试启用(TEN)信号。举例来说,TEN信号可用以
使存储器装置10进入测试模式以用于连接性测试。
况下从存储器装置10发射。也可以产生其它警告信号。此外,用于从存储器装置10发射警告
信号(ALERT_n)的总线和引脚可以在某些操作期间用作输入引脚,所述操作例如如上文所
描述的使用TEN信号执行的连接性测试模式。
数据路径46发送到存储器组12或从存储器组12检索,所述数据路径包含多个双向数据总
线。一般称为DQ信号的数据IO信号通常在一或多个双向数据总线中发射和接收。对于例如
DDR5 SDRAM存储器装置等某些存储器装置,IO信号可划分成上部和下部字节。举例来说,对
于x16存储器装置,IO信号可划分成对应于例如数据信号的上部和下部字节的上部和下部
IO信号(例如,DQ<15:8>和DQ<7:0>)。
器(例如,针对写入命令)或由存储器装置10(例如,针对读取命令)来驱动。对于读取命令,
DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令,DQS信号被用作
时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c),可提供数据选通(DQS)信
号作为差分对的数据选通信号(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对
于例如DDR5 SDRAM存储器装置等某些存储器装置,差分对的DQS信号可划分成对应于例如
发送到存储器装置10及从存储器装置10发送的数据的上部和下部字节的上部和下部数据
选通信号(例如,UDQS_t/和UDQS_c;LDQS_t/和LDQS_c)。
拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值,所以ZQ校准信号
可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知的值。如将了解,精度电阻
器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充
当用于调整内部ODT和IO引脚的驱动强度的参考。
器装置10的模式中。举例来说,环回信号可用以设定存储器装置10以测试存储器装置10的
数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视
在IO接口16处由存储器装置10捕获的数据。
号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统
10中。相应地,应理解,提供图1的框图仅为了突出显示存储器装置10的某些功能特征以辅
助后续详细描述。
在1N模式中捕获和执行命令信息的时序图60。
地址的相应部分(例如,第一CA部分CA<13:0>62和第二CA部分CA<13:0>64)的一对时钟的产
生。在CS下降到低之后从第一循环“循环1”产生第一时钟,从而捕获第一命令地址部分。从
后续循环“循环2”产生第二时钟,从而捕获第二命令地址部分。从第一和第二命令地址捕获
获得的信息一起用于发射内部命令,如所示出。
出根据一实施例用于在2N模式中捕获和执行命令信息的时序图80。
二循环“循环2”,因为2N模式在命令的第一循环之后跳过一个循环。这由块83示出。跳过的
循环提供较宽窗口,从而实现用于命令地址信息处理的更多时间。相应地,在2N模式中,从
“循环3”产生第三时钟,从而触发命令地址的第二捕获84。从第一和第二命令地址捕获获得
的信息一起用于发射内部命令,如所示出。
内部机制的任务可以是确保不在“循环2”处发射命令。
实施例用于处理非目标命令的过程120的流程图。如所示出,对于已取消的两个循环命令,
CS在所有三个循环“循环1”、“循环2”和“循环3”内都保持低。如上文所提及,在2N模式中,当
CS为低时,2N模式逻辑可致使跳过第二循环“循环2”,如框102所指示。然而,非目标命令可
能需要额外考虑因素。举例来说,虽然2N逻辑(例如,硬件电路和/或由基于硬件的处理器实
施的软件)可仅查看CS下降到低并在2N模式中针对目标命令(例如,其中CS在第二循环“循
环2”期间升高回到高的命令)跳过后续循环,但当CS对于非目标命令保持低时,这样的用法
可能导致错误的命令地址信息捕获和/或错误的命令发射。
令的命令射击应由第三循环“循环3”在2N模式中触发。相应地,不应跳过“循环3”,如由块
104所指示。相应地,2N逻辑并非仅仅在CS为低之后跳过下一时钟循环,而是可包含跟踪CS
到低的转变的过去CS状态的历史的指示(例如,双态切换指示符),使得仅跳过CS转变到低
之后的第二时钟。举例来说,可在第一循环“循环1”期间捕获第一命令地址时设定双态切
换,使得设定的双态切换指示应跳过下一循环“循环2”。在跳过之后,可重置双态切换,从而
指示不跳过下一循环“循环3”。当CS保持低时,双态切换可在高状态和低状态之间交替持续
交替的循环。所属领域的一般技术人员可理解,可执行其它双态切换实施方案以提供应跳
过的交替时钟的指示。
理继续而无双态切换(例如,无跳过机制),因为当前双态切换用于跳过情境。然而,当在2N
模式中时,作出关于CS是否为低的确定(决策块124)。如果CS并不低,则过程继续而无双态
切换,因为当前不在获取/执行任何命令。当CS为低时,作出关于先前循环是否为解码循环
的确定(决策块126)。如上文所提及,可在解码开始时设定双态切换。相应地,可通过参考双
态切换数据来确定决策块126。当先前循环是解码循环(例如,如基于访问双态切换而确定)
时,跳过当前循环(块128)。然而,当先前循环不是解码循环(例如,如基于访问双态切换而
确定)时,不跳过所述循环,且针对当前循环捕获命令地址(块130)。
ghost命令。图8是示出根据一实施例用于处理潜在ghost命令的过程的流程图。
令,因为CS对于“循环1”和后续“循环2”两者保持低。然而,令人遗憾的是,如果仅当前CS状
态用于确定两个循环命令,则“循环2”/“循环3”对154可检测为正常的两个循环命令,因为
CS对于“循环2”/“循环3”对的第一循环“循环2”为低且对于第二循环“循环3”为高。此外,命
令地址捕获(例如,既定用于“循环1”/“循环2”已取消两个循环命令的周期156处的CA<5:0
>)的一部分可与所述正常的两个循环命令解码信号中的一个匹配,从而无意中致使基于
“循环2”/“循环3”命令发射特定的两个循环正常命令。
“循环2”,且在第三循环“循环3”处触发第二命令地址捕获和所得两个循环命令。因此,在块
182内部获取基于“循环1”和“循环3”的两个循环命令。然而,可在第三循环“循环3”之前CS
下降到低时(例如,针对已取消的命令)触发ghost命令184,且“循环3”中的既定第二命令地
址捕获的一部分(例如,CA<5:0>)与周期186处正常的两个循环命令解码信号匹配。在此情
况下,如果仅基于CS的当前状态确定命令,则可基于由第三和第五循环“循环3”和“循环5”
触发的命令地址捕获触发ghost命令184。
命令解码完成。图8是示出用于处置潜在ghost命令的过程200的流程图。过程通过确定是否
设定两个循环命令解码指示符(决策块202)而开始。如下文所论述,当起始解码循环时(例
如,当在命令地址中捕获实际解码指示符时)设定所述指示符。
循环时,针对模式相依宽度设定两个循环命令解码(块208)。举例来说,在1N模式中,所述指
示符的宽度被设定成一乘以时钟周期(即,1*tCK),使得对于已解码循环之后的循环停用解
码。在2N模式中,所述指示符的宽度被设定成2*tCK,使得对于解码循环之后的两个循环停
用解码。
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论的。此外,如果附于本说明书末尾的任何权利要求含有指定为“用于[执行][某一功
能]...的构件”或“用于[执行][某一功能]...的步骤”的一或多个要素,则希望根据
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求,不希望根据35U.S.C.112(f)解读此类要素。