集成电路器件、存储器和电子设备

摘要

本发明的实施例提供了一种集成电路器件、存储器和电子设备，涉及半导体技术领域。该集成电路器件包括在衬底上阵列排布的多个开关晶体管以及设置于衬底上的连接结构；其中，衬底上划分有邻接的第一区域和第二区域，连接结构至少位于第一区域，且连接结构将第一区域内的开关晶体管的栅极与控制单元连接，控制单元可发送控制信号以使第一区域内的开关晶体管处于截止状态，以此截断第一区域流向第二区域的漏电流，避免了漏电流对第二区域中的器件的影响。

权利要求

1.一种集成电路器件，其特征在于，包括：在衬底上阵列排布的多个开关晶体管以及设置于所述衬底上的连接结构；

所述衬底上划分有邻接的第一区域和第二区域；

所述连接结构包括第一金属层，所述第一金属层层叠设置于所述第一区域的开关晶体管的栅极之上，分别与所述栅极以及控制单元连接；

所述连接结构还包括第二金属层；

所述第二金属层层叠设置于所述第一金属层之上，所述第一金属层通过所述第二金属层与所述控制单元连接；

所述第二金属层包括至少一条第一金属线以及至少一条第二金属线；

各所述第一金属线分别与所述第一金属层以及所述控制单元连接，所述第一区域的开关晶体管通过所述第一金属层以及各所述第一金属线接收所述控制单元发送的控制信号，所述第一区域的开关晶体管处于截止状态，以截断第一区域流向第二区域的漏电流；

各所述第二金属线分别与所述第二区域的工作器件以及所述控制单元连接，所述工作器件通过各所述第二金属线接收所述控制单元发送的工作信号，通过所述工作信号进行工作。

2.根据权利要求1所述的集成电路器件，其特征在于，所述连接结构还包括第一连接层，所述第一连接层设置于所述开关晶体管的栅极与所述第一金属层之间，与所述栅极连接；所述第一金属层通过所述第一连接层与所述开关晶体管的栅极连接。

3.根据权利要求2所述的集成电路器件，其特征在于，所述连接结构还包括第二连接层，所述第二连接层设置于所述第一连接层与所述第一金属层之间，用于连通所述第一金属层与所述第一连接层。

4.根据权利要求1所述的集成电路器件，其特征在于，所述连接结构还包括第三连接层，所述第三连接层设置于所述第一金属层与所述第二金属层之间，用于连通所述第一金属层与所述第二金属层。

5.根据权利要求1所述的集成电路器件，其特征在于，所述开关晶体管为NMOS晶体管或PMOS晶体管。

6.一种存储器，其特征在于，包括权利要求1‑5任一项所述的集成电路器件。

7.一种电子设备，其特征在于，包括权利要求6所述的存储器。

说明书

集成电路器件、存储器和电子设备

技术领域

[0001] 本发明涉及半导体技术领域，具体而言，涉及一种集成电路器件、存储器和电子设备。

背景技术

[0002] 随着集成电路器件尺寸的微缩，漏电流的影响变得越来越大。而对于集成电路器件来说，漏电流一旦进入工作区域，则会影响其正常工作。因此，如何消除漏电流的影响，是亟需解决的问题。

发明内容

[0003] 基于上述研究，本发明提供了一种集成电路器件、存储器和电子设备，以改善上述问题。

[0004] 第一方面，本发明提供一种集成电路器件，包括：在衬底上阵列排布的多个开关晶体管以及设置于所述衬底上的连接结构；

[0005] 所述衬底上划分有邻接的第一区域和第二区域，所述连接结构至少位于所述第一区域，且所述连接结构将所述第一区域内的开关晶体管的栅极与控制单元连接，所述控制单元可发送控制信号以使所述第一区域内的开关晶体管处于截止状态。

[0006] 在可选的实施方式中，所述连接结构包括第一金属层，所述第一金属层层叠设置于所述开关晶体管的栅极之上，分别与所述栅极以及所述控制单元连接；

[0007] 所述开关晶体管通过所述第一金属层接收所述控制单元发送的控制信号，以使所述开关晶体管处于截止状态。

[0008] 在可选的实施方式中，所述连接结构还包括第一连接层，所述第一连接层设置于所述开关晶体管的栅极与所述第一金属层之间，与所述栅极连接；

[0009] 所述第一金属层通过所述第一连接层与所述开关晶体管的栅极连接。

[0010] 在可选的实施方式中，所述连接结构还包括第二连接层，所述第二连接层设置于所述第一连接层与所述第一金属层之间，用于连通所述第一金属层与所述第一连接层。

[0011] 在可选的实施方式中，所述连接结构还包括第二金属层；

[0012] 所述第二金属层层叠设置于所述第一金属层之上，所述第一金属层通过所述第二金属层与所述控制单元连接。

[0013] 在可选的实施方式中，所述连接结构还包括第三连接层，所述第三连接层设置于所述第一金属层与所述第二金属层之间，用于连通所述第一金属层与所述第二金属层。

[0014] 在可选的实施方式中，所述第二金属层包括至少一条第一金属线以及至少一条第二金属线；

[0015] 各所述第一金属线分别与所述第一金属层以及所述控制单元连接，所述开关晶体管通过所述第一金属层以及各所述第一金属线接收所述控制单元发送的控制信号；

[0016] 各所述第二金属线分别与所述第二区域的工作器件以及所述控制单元连接，所述工作器件通过各所述第二金属线接收所述控制单元发送的工作信号，通过所述工作信号进行工作。

[0017] 在可选的实施方式中，所述开关晶体管为NMOS晶体管或PMOS晶体管。

[0018] 第二方面，本发明提供一种存储器，包括前述实施方式任一项所述的集成电路器件。

[0019] 第三方面，本发明提供一种电子设备，包括前述实施方式所述的存储器。

[0020] 本发明实施例提供的集成电路器件、存储器和电子设备，包括在衬底上阵列排布的多个开关晶体管以及设置于衬底上的连接结构；其中，衬底上划分有邻接的第一区域和第二区域，连接结构至少位于第一区域，且连接结构将第一区域内的开关晶体管的栅极与控制单元连接，控制单元可发送控制信号以使第一区域内的开关晶体管处于截止状态，以此截断第一区域流向第二区域的漏电流，避免了漏电流对第二区域中的器件的影响。

附图说明

[0021] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

[0022] 图1为现有技术的一种结构示意图。

[0023] 图2为本发明实施例所提供的集成电路器件的结构示意图之一。

[0024] 图3为本发明实施例所提供的集成电路器件的结构示意图之二。

[0025] 图4为本发明实施例所提供的集成电路器件的结构示意图之三。

[0026] 图5为本发明实施例所提供的集成电路器件的结构示意图之四。

[0027] 图6为本发明实施例所提供的集成电路器件的结构示意图之五。

[0028] 图7为本发明实施例所提供的集成电路器件的结构示意图之六。

[0029] 图8为本发明实施例所提供的存储器的一种结构示意图。

[0030] 图标：1‑衬底；10‑第一区域；20‑第二区域；21‑工作器件；30‑连接结构；31‑第一金属层；32‑第一连接层；33‑第二连接层；34‑第二金属层；341‑第一金属线；342‑第二金属线；35‑第三连接层；40‑栅极；2‑控制单元。

具体实施方式

[0031] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

[0032] 因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0033] 应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

[0034] 在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0035] 此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

[0036] 需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。

[0037] 随着集成电路器件尺寸的微缩，漏电流的影响变得越来越大。而对于集成电路器件来说，漏电流一旦进入工作区域，则会影响其正常工作。如图1所示，图1为现有技术中的存储器的一种版图结构，该版图结构多条沿第一方向(图中竖直方向)延伸的栅极(图中的黑色矩形条)以及多条沿第二方向(图中水平方向)延伸的鳍(图中的白色矩形条)，第一方向和第二方向垂直，对该版图结构进行N型掺杂，可得到多个阵列排布的NMOS晶体管。其中，该版图结构被划分为真实静态记忆体区(real bit cell)以及边缘单元(edge cell)，鳍从边缘单元延伸到真实静态记忆体区，在实际应用时，真实静态记忆体区与边缘单元中的NMOS晶体管容易受到周围环境的影响，导致边缘单元中的电流通过鳍进入到真实静态记忆体区内，从而影响真实静态记忆体区内的器件的正常工作。因此，如何消除漏电流的影响，是亟需解决的问题。

[0038] 基于上述研究，本实施例提供一种集成电路器件、存储器和电子设备，包括在衬底上阵列排布的多个开关晶体管以及设置于衬底上的连接结构；其中，衬底上划分有邻接的第一区域和第二区域，连接结构至少位于第一区域，且连接结构将第一区域内的开关晶体管的栅极与控制单元连接，而控制单元可发送控制信号以使第一区域内的开关晶体管处于截止状态，如此，通过开关晶体管的截止状态，截断第一区域流向第二区域的漏电流，减少了漏电流对第二区域中的工作器件的影响。

[0039] 请参考图2，图2为本实施例所提供的集成电路器件的一种结构示意图。如图2所示，本实施例所提供的集成电路器件包括在衬底1上阵列排布的多个开关晶体管以及设置于衬底1上的连接结构30。

[0040] 衬底1上划分有邻接的第一区域10和第二区域20，连接结构30至少位于第一区域10，且连接结构30将第一区域10内的开关晶体管的栅极40与控制单元2连接，控制单元2可发送控制信号以使第一区域10内的开关晶体管处于截止状态。

[0041] 其中，控制单元2可以属于集成电路器件的一部分，也可以是与集成电路器件连接的设备。在一些实施方式中，所述控制单元2可以是一种集成电路芯片，在一些实施方式中，控制单元2也可以是一种电位信号输出的器件，即控制高电位信号或者低电位信号的输出。

[0042] 在一些实施方式，第一区域10和第二区域20邻接设置，即第一区域10邻近于第二区域20。在一些实施方式中，第一区域10和第二区域20可以接触设置，在一些实施方式中，第一区域10还可以设置于第二区域20中。第一区域10和第二区域20的设置方式，本实施例不做具体限定，可根据实际需求而设置。

[0043] 可选的，在本实施例中，第一区域10和第二区域20邻接设置。

[0044] 可选的，在本实施例中，第一区域10为非工作区域，第二区域20为工作区域。第一区域10设置有开关晶体管，第二区域20中设置有工作器件21，该工作器件21可以是开关晶体管，可以是一些其他的功能器件，还可以是开关晶体管与其他功能器件的组合。

[0045] 可选的，在本实施例中，设置于第一区域10中的开关晶体管可与设置于第二区域20中的工作器件21电连接。

[0046] 在本实施例中，第一区域10中的开关晶体管的栅极40通过连接结构30与控制单元2电连接，如此，控制单元2可通过发送控制信号控制第一区域10中的开关晶体管的工作状态。

[0047] 开关晶体管的工作状态包括截止和导通的两种工作状态，当开关晶体管处于截止状态时，源漏电流为零。因此，在本实施例中，可通过控制单元2发送控制信号使第一区域10内的开关晶体管处于截止状态，当第一区域10内的开关晶体管处于截止状态后，开关晶体管处于关闭状态，截断第一区域10流向第二区域20的漏电流，漏电流则无法从第一区域10进入到第二区域20中，进而避免了漏电流对工作区域中的影响。

[0048] 本实施例提供的集成电路器件，通过将衬底1划分为第一区域10和第二区域20，在第一区域10中设置开关晶体管，将第一区域10内的开关晶体管的栅极40通过连接结构30与控制单元2连接，如此控制单元2可发送控制信号以使第一区域10内的开关晶体管处于截止状态，截断第一区域10流向第二区域20的漏电流，减少了漏电流对第二区域20中的工作器件21的影响。

[0049] 可选的，在本实施例中，所述开关晶体管为NMOS晶体管或PMOS晶体管。

[0050] 当开关晶体管为NMOS晶体管时，控制单元2发送的控制信号为低电位信号，第一区域10中的开关晶体管的栅极40通过连接结构30接收到控制单元2发送的低电位信号后，即第一区域10中的开关晶体管的栅极40通过连接结构30接入低电位后，第一区域10中的开关晶体管处于截止状态，截断第一区域10流向第二区域20的漏电流。

[0051] 当开关晶体管为PMOS晶体管时，控制单元2发送的控制信号为高电位信号，第一区域10中的开关晶体管的栅极40通过连接结构30接收到控制单元2发送的高电位信号后，即第一区域10中的开关晶体管的栅极40通过连接结构30接入高电位后，第一区域10中的开关晶体管处于截止状态，截断第一区域10流向第二区域20的漏电流。

[0052] 可以理解地，在不需要截断第一区域10流向第二区域20的漏电流时，控制单元2还可以发送控制信号使第一区域10内的开关晶体管处于导通状态。例如，当开关晶体管为NMOS晶体管时，控制单元2发送的控制信号为高电位信号，第一区域10中的开关晶体管的栅极40通过连接结构30接收到控制单元2发送的高电位信号后，即第一区域10中的开关晶体管的栅极40通过连接结构30接入高电位后，第一区域10中的开关晶体管处于导通状态。又例如，当开关晶体管为PMOS晶体管时，控制单元2发送的控制信号为低电位信号，第一区域10中的开关晶体管的栅极40通过连接结构30接收到控制单元2发送的低电位信号后，即第一区域10中的开关晶体管的栅极40通过连接结构30接入低电位后，第一区域10中的开关晶体管处于导通状态。

[0053] 为了便于开关晶体管的栅极40与控制单元2连接，在可选的实施方式中，如图3所示，连接结构30包括第一金属层31，第一金属层31层叠设置于开关晶体管的栅极40之上，分别与栅极40以及控制单元2连接。

[0054] 开关晶体管通过第一金属层31接收控制单元2发送的控制信号，以使开关晶体管处于截止状态。

[0055] 其中，在第一区域10内的开关晶体管的栅极40的上方制作第一金属层31，将第一金属层31与开关晶体管的栅极40连接，同时将第一金属层31与控制单元2连接，如此，开关晶体管的栅极40则可以通过第一金属层31与控制单元2电连接，而控制单元2的控制信号可通过第一金属层31传导到开关晶体管的栅极40，使开关晶体管处于截止状态。

[0056] 可选的，第一金属层31可以是由铜、金、银等金属材料中的一种金属材料制成，也可以由铜、金、银等金属材料中的多种金属材料混合制成。

[0057] 为了便于第一金属层31和开关晶体管的栅极40连接，可选的，请结合参阅图4，连接结构30还包括第一连接层32，第一连接层32设置于开关晶体管的栅极40与第一金属层31之间，与栅极40连接。

[0058] 第一金属层31通过第一连接层32与开关晶体管的栅极40连接。

[0059] 其中，在开关晶体管的栅极40上制作第一连接层32，将第一连接层32与栅极40连接，然后在第一连接层32的上方，即远离栅极40的一侧，制作第一金属层31，将第一金属层31与第一连接层32连接，如此，可在第一金属层31与晶体管的栅极40之间设置第一连接层
32，而第一金属层31也可通过第一连接层32与开关晶体管的栅极40连接。

[0060] 在本实施例中，第一金属层31与控制单元2连接，因此，控制单元2发送的控制信号可通过第一金属层31传导到第一连接层32，由第一连接层32传导到开关晶体管的栅极40，以使开关晶体管处于截止状态。

[0061] 可选的，在本实施例中，第一连接层32可以是由铜、金、银等金属材料中的一种金属材料制成，也可以由铜、金、银等金属材料中的多种金属材料混合制成，第一连接层32也可以与第一金属层31同材料。

[0062] 由于集成电路器件尺寸的微缩，集成电路器件的制作工艺越来越复杂，为了便于开关晶体管的栅极40与第一金属层31连接，在本实施例中，请结合参阅图5，连接结构30还包括第二连接层33，第二连接层33设置于第一连接层32与第一金属层31之间，用于连通第一金属层31与第一连接层。

[0063] 其中，在开关晶体管的栅极40上制作第一连接层32，将第一连接层32与栅极40连接，然后在第一连接层32的上方，即远离栅极40的一侧，制作第二连接层33，将第二连接层33与第一连接层32连接，然后在第二连接层33的上方，即远离第一连接层32的一侧，制作第一金属层31，将第一金属层31与第二连接层33连接，如此，可在第一金属层31与第一连接层
32之间设置第二连接层33，第一金属层31也可以通过第二连接层33与第一连接层32连通。

[0064] 在本实施例中，第一金属层31与控制单元2连接，因此，控制单元2发送的控制信号可通过第一金属层31传导到第二连接层33，由第二连接层33传导到第一连接层32，再由第一连接层32传导到开关晶体管的栅极40，从而使开关晶体管处于截止状态。

[0065] 在可选的实施方式中，第二连接层33可以是由铜、金、银等金属材料制成，第二连接层33可以与第一金属层31同材料，或者与第一连接层32同材料。

[0066] 在可选的实施方式中，为了便于第一金属层31和控制单元2连接，请结合参阅图6，本实施例所提供的连接结构30还包括第二金属层34，第二金属层34层叠设置于第一金属层31之上，第一金属层31通过第二金属层34与控制单元2连接。

[0067] 其中，在制作得到第一金属层31之后，可直接在第一金属层31的上方制作第二金属层34，将第二金属层34分别与第一金属层31和控制单元2连接。如此，第一金属层31可以通过第二金属层34与控制单元2连接。

[0068] 在一种具体的实施方式中，控制单元2发送的控制信号通过第二金属层34传导到第一金属层31，由第一金属层31传导到第二连接层33，再由第二连接层33传导到第一连接层32，之后再由第一连接层32传导到开关晶体管的栅极40，使开关晶体管处于截止状态。

[0069] 在可选的实施方式中，第二金属层34可以是由铜、金、银等金属材料中的一种金属材料制成，也可以由铜、金、银等金属材料中的多种金属材料混合制成，第二金属层34还可以与第一金属层31同材料。

[0070] 为了保证第二区域20的工作器件21正常运行，在可选的实施方式中，请继续结合参阅图6，第二金属层34还可以包括至少一条第一金属线341以及至少一条第二金属线342。

[0071] 各第一金属线341分别与第一金属层31以及控制单元2连接，开关晶体管通过第一金属层31以及各第一金属线341接收控制单元2发送的控制信号。

[0072] 各第二金属线342分别与第二区域20的工作器件21以及控制单元2连接，工作器件21通过各第二金属线342接收控制单元2发送的工作信号，通过工作信号进行工作。

[0073] 其中，各第一金属线341分别与第一金属层31以及控制单元2连接，控制单元2发送的控制信号通过各第一金属线341传导到第一金属层31，由第一金属层31传导到第二连接层33，再由第二连接层33传导到第一连接层32，之后再由第一连接层32传导到开关晶体管的栅极40，使开关晶体管处于截止状态。

[0074] 而各第二金属线342分别与第二区域20的工作器件21以及控制单元2连接，控制单元2发送的工作信号通过各第二金属线342传导至工作器件21，进而第二区域20中的工作器件21通过工作信号进行工作。

[0075] 可选的，当第二区域20中的工作器件21为开关晶体管时，各第二金属线分别与第二区域20中的开关晶体管的栅极40以及控制单元2连接。

[0076] 本实施例所提供的集成电路器件，通过将第二金属层34的第一金属线341分别与第一金属层31以及控制单元2连接，将第二金属层34的第二金属线342分别与第二区域20的工作器件21以及控制单元2连接，如此，控制单元2不仅可以根据第一金属线341控制第一区域10中的开关晶体管处于截止状态，避免漏电流从第一区域10进入到第二区域20，同时，控制单元2还可以根据第二金属线342控制第二区域20中的工作器件21进行工作，保证第二区域20的工作器件21正常运行，节约成本，简化了器件结构。

[0077] 为了便于第一金属层31和第二金属层34的连接，请结合参阅图7，在本实施例中，连接结构30还包括第三连接层35，第三连接层35设置于第一金属层31与第二金属层34之间，用于连通第一金属层31与第二金属层34。

[0078] 其中，在制作得到第一金属层31之后，可在第一金属层31的上方制作第三连接层35，将第三连接层35与第一金属层31连接，然后在第三连接层35的上方，即远离第一金属层
31的一侧，制作第二金属层34，将第二金属层34与第三连接层35连接。如此，可在第一金属层31与第二金属层34之间设置第三连接层35，第二金属层34可以通过第三连接层35与第一金属层31连通。

[0079] 在本实施例中，第二金属层34与控制单元2连接，因此，控制单元2发送的控制信号通过第二金属层34传导到第三连接层35，由第三连接层35传导至第一金属层31，由第一金属层31传导到第二连接层33，再由第二连接层33传导到第一连接层32，之后再由第一连接层32传导到开关晶体管的栅极40，使开关晶体管处于截止状态。

[0080] 在可选的实施方式中，第三连接层35可以是由铜、金、银等金属材料制成，第三连接层35可以与第一金属层31同材料，也可以与第二金属层34同材料。

[0081] 本实施例所提供的集成电路器件，通过将衬底1划分为第一区域10和第二区域20，在第一区域10中设置开关晶体管，将第一区域10内的开关晶体管的栅极40通过连接结构30与控制单元2连接，如此控制单元2可发送控制信号以使第一区域10内的开关晶体管处于截止状态，截断第一区域10流向第二区域20的漏电流，减少了漏电流对第二区域20中的工作器件21的影响。

[0082] 基于同一发明构思，本实施例还提供一种存储器，包括上述所述的集成电路器件，所述集成电路器件包括：

[0083] 在衬底1上阵列排布的多个开关晶体管以及设置于衬底1上的连接结构30。

[0084] 衬底1上划分有邻接的第一区域10和第二区域20，连接结构30至少位于第一区域10，且连接结构30将第一区域10内的开关晶体管的栅极40与控制单元2连接，控制单元2可发送控制信号以使第一区域10内的开关晶体管处于截止状态。

[0085] 可选的，为了提高面积利用率，衬底1上划分的第一区域10可作为存储器的边缘单元，衬底1上划分的第二区域20可作为真实静态记忆体区。如图8所示，当第一区域10为边缘单元，第二区域20为真实静态记忆体区时，边缘单元(第一区域10)和真实静态记忆体区(第二区域20)内的开关晶体管通过鳍(图中的白色矩形条)实现连通。其中，鳍从边缘单元延伸至真实静态记忆体区，且边缘单元内和真实静态记忆体区内的开关晶体管的栅极(图中的黑色矩形条)的延伸方向与鳍的延伸方向垂直，连接结构30设置于边缘单元内的开关晶体管的栅极40上，连接结构30将边缘单元内的开关晶体管的栅极40与控制单元2连接，如此，控制单元2可以通过发送控制信号控制边缘单元中的开关晶体管的工作状态。当控制单元2发送控制信号使边缘单元内的开关晶体管处于截止状态时，边缘单元内的漏电流则无法通过鳍进入到真实静态记忆体区，避免了边缘单元中的漏电流对真实静态记忆体区的影响。

[0086] 本实施例所提供的存储器，通过将衬底1划分为第一区域10和第二区域20，将第一区域10内的开关晶体管的栅极40通过连接结构30与控制单元2连接，如此控制单元2可发送控制信号以使第一区域10内的开关晶体管处于截止状态，截断从第一区域10通过鳍流向第二区域20的漏电流，减少了漏电流对第二区域20的影响。

[0087] 所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的存储器的具体结构以及工作过程，可以参考前述集成电路器件的结构以及工作过程，在此不再过多赘述。

[0088] 在上述基础上，本实施例还提供一种电子设备，包括上述所述的存储器。

[0089] 所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的电子设备的具体结构以及工作过程，可以参考前述集成电路器件的结构以及工作过程，在此不再过多赘述。

[0090] 综上，本实施例所提供的集成电路器件、存储器和电子设备，包括在衬底1上阵列排布的多个开关晶体管以及设置于衬底1上的连接结构30；其中，衬底1上划分有邻接的第一区域10和第二区域20，连接结构30至少位于第一区域10，且连接结构30将第一区域10内的开关晶体管的栅极40与控制单元2连接，而控制单元2可发送控制信号以使第一区域10内的开关晶体管处于截止状态，截断第一区域10流向第二区域20的漏电流，避免了漏电流对第二区域20中的器件的影响。

[0091] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。