一种低温漂的带隙基准电路转让专利
申请号 : CN202110182511.X
文献号 : CN112965565B
文献日 : 2022-03-08
发明人 : 卢立柱
申请人 : 苏州领慧立芯科技有限公司
摘要 :
权利要求 :
1.一种低温漂的带隙基准电路,其特征在于,包括:基准电压模块,所述基准电压模块的电源端连接于电压源,所述基准电压模块的接地端连接于参考地,所述基准电压模块的第一输出端连接于监测模块,所述基准电压模块的第二输出端输出基准电压信号;
所述监测模块,其电源端连接于电压源,其接地端连接于参考地,其输入端连接于所述基准电压模块的第一输出端,所述监测模块的输出端输出监测电压信号;
所述基准电压模块包括至少两个第一晶体管,所述第一晶体管为MOS管或三极管;所述监测模块包括第二晶体管,所述第二晶体管与所述第一晶体管的类型相同,以使所述监测电压信号与所述基准电压信号具有相同的温漂趋势,当所述第二晶体管为三极管时,所述监测电压信号为基极与发射极之间的电压差,当所述第二晶体管为MOS管时,所述监测电压信号为栅极与源极之间的电压差;
所述第一晶体管为NPN三极管,所述基准电压模块包括第一NPN三极管、第二NPN三极管、运算放大器、第一PMOS管和第二PMOS管,其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源,所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端,所述运算放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管的漏极连接于所述第一NPN三极管的集电极,所述第二PMOS管的漏极通过第一负载连接于所述第二NPN三极管的集电极,所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地;
所述第一NPN三极管的发射极通过第二负载连接于所述运算放大器的负向输入端及所述第一PMOS管的漏极,所述第二NPN三极管的发射极通过第三负载连接于所述运算放大器的正向输入端及所述第二PMOS管的漏极,且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接;或者,
所述第一晶体管为NPN三极管,所述基准电压模块包括第一NPN三极管、第二NPN三极管、运算放大器、第一PMOS管和第二PMOS管,其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源,所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端,所述运算放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管的漏极通过第二负载连接于所述第一NPN三极管的集电极和所述运算放大器的负向输入端,所述第二PMOS管的漏极通过第三负载连接于所述运算放大器的正向输入端,且所述第三负载通过第一负载连接于所述第二NPN三极管的集电极,所述第二NPN三极管的集电极通过所述第一负载连接于所述运算放大器的正向输入端,所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地,且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接;或者,
所述第一晶体管为PNP三极管,所述基准电压模块包括第一PNP三极管、第二PNP三极管、运算放大器、第一PMOS管和第二PMOS管,其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源,所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端,所述运算放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管的漏极通过第二负载连接于所述第一PNP三极管的发射极和所述运算放大器的负向输入端,所述第二PMOS管的漏极通过第三负载连接于所述运算放大器的正向输入端,且所述第三负载通过第一负载连接于所述第二PNP三极管的发射极,所述第二PNP三极管的发射极通过所述第一负载连接于所述运算放大器的正向输入端,所述第一PNP三极管和所述第二PNP三极管的集电极及基极共接于参考地;
通过对所述第三负载的阻值进行调整,以实现对所述基准电压模块进行温漂校准。
2.如权利要求1所述的低温漂的带隙基准电路,其特征在于,所述第一晶体管为NPN型,所述监测模块包括第三PMOS管和第三NPN三极管,所述第三PMOS管的栅极连接所述基准电压模块的第一输出端,所述第三PMOS管的源极连接所述电压源,所述第三PMOS管的漏极连接所述第三NPN三极管的集电极,所述第三NPN三极管的发射极接所述参考地,且所述第三NPN三极管的基极与本身的集电极相接。
3.如权利要求1所述的低温漂的带隙基准电路,其特征在于,所述第一晶体管为PNP型,所述监测模块包括第三PMOS管和第三PNP三极管,所述第三PMOS管的栅极连接所述基准电压模块的第一输出端,所述第三PMOS管的源极连接所述电压源,所述第三PMOS管的漏极连接所述第三PNP三极管的发射极,所述第三PNP三极管的基极和集电极共同接所述参考地。
4.如权利要求1所述的低温漂的带隙基准电路,其特征在于,所述第一晶体管和所述第二晶体管的尺寸成比例设置。
说明书 :
一种低温漂的带隙基准电路
技术领域
背景技术
色,广泛应用于各种DAC、ADC、传感器芯片、检测芯片、电源管理类等芯片中。传统的带隙基
准电压源为集成电路内部其他模块提供基准电压,芯片如果只做常温校准,不做多温度点
校准(高温点校准),会产生较大的温度漂移,难以满足高精度产品的需求。而如果每个芯片
都做多温度点校准,将会极大地增加芯片成本。
发明内容
块的第二输出端输出基准电压信号;
监测电压信号与所述基准电压信号具有相同的温漂趋势,当所述第二晶体管为三极管时,
所述监测电压信号为基极与发射极之间的电压差,当所述第二晶体管为MOS管时,所述监测
信号为栅极与源极之间的电压差。
接,且作为所述基准电压模块的第一输出端,所述监测模块包括第三PMOS管,所述第三PMOS
管的栅极连接于所述基准电压模块的第一输出端,所述第三PMOS管的源极连接所述电压
源,所述第三PMOS管的漏极连接于所述第二晶体管的集电极,所述第二晶体管的发射极接
参考地,所述第二晶体管的基极与本身的集电极连接。
接,且作为所述基准电压模块的第一输出端,所述监测模块包括第三PMOS管,所述第三PMOS
管的栅极连接于所述基准电压模块的第一输出端,所述第三PMOS管的源极连接所述电压
源,所述第三PMOS管的漏极连接于所述第二晶体管的发射极,所述第二晶体管的集电极和
基极均连接所述参考地。
源,所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端,所述运算
放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管的漏极连接于所述第
一NPN三极管的集电极,所述第二PMOS管的漏极通过第一负载连接于所述第二NPN三极管的
集电极,所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地;所述第一NPN三
极管的发射极通过第二负载连接于所述运算放大器的负向输入端及所述第一PMOS管的漏
极,所述第二NPN三极管的发射极通过第三负载连接于所述运算放大器的正向输入端及所
述第二PMOS管的漏极,且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集
电极连接。
源,所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端,所述运算
放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管的漏极通过第二负载
连接于所述第一NPN三极管的集电极和所述运算放大器的负向输入端,所述第二PMOS管的
漏极通过第三负载连接于所述运算放大器的正向输入端,且所述第三负载通过第一负载连
接于所述第二NPN三极管的集电极,所述第二NPN三极管的集电极通过所述第一负载连接于
所述运算放大器的正向输入端,所述第一NPN三极管和所述第二NPN三极管的发射极共接于
参考地,且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接。
源,所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端,所述运算
放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管的漏极通过第二负载
连接于所述第一PNP三极管的发射极和所述运算放大器的负向输入端,所述第二PMOS管的
漏极通过第三负载连接于所述运算放大器的正向输入端,且所述第三负载通过第一负载连
接于所述第二PNP三极管的发射极,所述第二PNP三极管的发射极通过所述第一负载连接于
所述运算放大器的正向输入端,所述第一PNP三极管和所述第二PNP三极管的集电极及基极
共接于参考地。
述第三PMOS管的漏极连接所述第三NPN三极管的集电极,所述第三NPN三极管的发射极接所
述参考地,且所述第三NPN三极管的基极与本身的集电极相接。
述第三PMOS管的漏极连接所述第三NPN三极管的发射极,所述第三NPN三极管的基极和集电
极共同接所述参考地。
拟出基准电压模块中第一晶体管的特性,在常温下将第一晶体管的特性与理想值进行对
比,即可推测出第一晶体管的特性发生了多少偏移,进而推测出基准电压模块的温漂特性,
通过调整基准电压模块的第三负载的阻值对基准电压模块进行温漂特性的修调。当第二晶
体管为三极管时,监测电压信号为基极与发射极之间的电压差,当所述第二晶体管为MOS管
时,所述监测信号为栅极与源极之间的电压差。
附图说明
同部件。
具体实施方式
不同的形式实施,并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使
用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整
数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、
元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所
有组合。
添加到该方法。若某附图中的构件与其他附图中的构件相同,虽然在所有附图中都可轻易
辨认出这些构件,但为了使附图的说明更为清楚,本说明书不会将所有相同构件的标号标
于每一图中。
电压模块1的第二输出端输出基准电压信号Vbg;
所述第一晶体管的类型相同,以使所述监测电压信号V2与所述基准电压信号Vbg具有相同
的温漂趋势。
为NMOS管或PMOS管。基准电压模块1的电源端和接地端分别连接于电压源VDD和参考地VSS,
基准电压模块1的第二输出端用于为集成电路其他模块提供稳定的基准电压。
接,且作为所述基准电压模块的第一输出端,所述监测模块包括第三PMOS管,所述第三PMOS
管的栅极连接于所述基准电压模块的第一输出端,所述第三PMOS管的源极连接所述电压
源,所述第三PMOS管的漏极连接于所述第二晶体管的集电极,所述第二晶体管的发射极接
参考地,所述第二晶体管的基极与本身的集电极连接。
共接,且作为所述基准电压模块的第一输出端,所述监测模块包括第三PMOS管,所述第三
PMOS管的栅极连接于所述基准电压模块的第一输出端,所述第三PMOS管的源极连接所述电
压源,所述第三PMOS管的漏极连接于所述第二晶体管的发射极,所述第二晶体管的集电极
和基极均连接所述参考地。
包括第一NPN三极管Q1、第二NPN三极管Q2、运算放大器A1,第一PMOS管M1和第二PMOS管M2,
其中所述第一PMOS管M1和所述第二PMOS管M2的源极共接于电压源VDD,所述第一PMOS管M1
和所述第二PMOS管M2的栅极共接于所述运算放大器A1的输出端,所述运算放大器A1的输出
端为所述基准电压模块1的第一输出端;所述第一PMOS管M1的漏极连接于所述第一NPN三极
管Q1的集电极,所述第二PMOS管M2的漏极通过第一负载(本实施例中,第一负载为电阻R1)
连接于所述第二NPN三极管Q2的集电极,所述第一NPN三极管Q1和所述第二NPN三极管Q2的
发射极共接于参考地;所述第一NPN三极管Q1的发射极通过第二负载(本实施例中第二负载
为电阻R2)连接于所述运算放大器A1的负向输入端及所述第一PMOS管M1的漏极,所述第二
NPN三极管Q2的发射极通过第三负载(本实施例中第三负载为电阻R3)连接于所述运算放大
器A1的正向输入端及所述第二PMOS管M2的漏极,且第一NPN三极管Q1和第二NPN三极管Q2的
基极分别和各自的集电极连接。
述电压源VDD,所述第三PMOS管M3的漏极连接所述第三NPN三极管Q3的集电极,所述第三NPN
三极管Q3的发射极接所述参考地,且所述第三NPN三极管Q3的基极与本身的漏极相接。本实
施例中,第三NPN三极管Q3和所述第一NPN三极管Q1、所述第二NPN三极管Q2的尺寸成比例设
置。
三极管在绝对零度下的Vbe电压是不变的或者变化是可以忽略的,因此Vbe的温漂斜率变化
定会导致Vbe的电压发生变化。根据观察Vbe在常温下的电压变化就可推测其温漂变化的趋
势。进而推测出基准电压模块的温漂特性。通过调整基准电压模块的第三负载的阻值对基
准电压模块进行温漂特性的修调。
极管Q2的偏置电流是同源而成比例的,第三NPN三极管Q3的大小也与第一NPN三极管Q1、所
述第二NPN三极管Q2的大小成比例,以此用第三NPN三极管Q3的特性模拟基准电压模块1中
两个三极管的特性。本实施例中,监测电压信号V2为所述第三NPN三极管Q3的基极与发射极
之间的电压差。相当于将基准电压模块1中三极管的Vbe提取出来(第三NPN三极管Q3的Vbe
与基准电压模块1中的三极管Vbe的特性相同),这样在常温下将Vbe提取出来并与理想值进
行对比,即可推测基准电压模块中三极管的特性发生了多少偏移,进而推测出基准电压模
块1的温漂特性。通过校准即可将其补偿回来。在本实施例中,通过对所述第三负载(电阻
R3)的阻值进行调整,以实现对所述基准电压模块进行温漂校准。
压模块1中的第一晶体管为NMOS管,第二晶体管也为NMOS管,基准电压模块1中的第一晶体
管为PMOS管,第二晶体管也为PMOS管。
路的示意图。请参考图2,本实施例只介绍与实施例1的区别,相同的结构原理部分参照实施
例1。
压源VDD,所述第一PMOS管M1和所述第二PMOS管M2的栅极共接于所述运算放大器A1的输出
端,所述运算放大器的输出端为所述基准电压模块的第一输出端;所述第一PMOS管M1的漏
极通过第二负载(本实施例为电阻R2)连接于所述第一NPN三极管Q1的集电极和所述运算放
大器A1的负向输入端,所述第二PMOS管M2的漏极通过第三负载(本实施例为电阻R3)连接于
所述运算放大器A1的正向输入端,且所述第三负载通过第一负载(本实施例为电阻R1)连接
于所述第二NPN三极管Q2的集电极,所述第二NPN三极管Q2的集电极通过所述第一负载连接
于所述运算放大器A1的正向输入端,所述第一NPN三极管Q1和所述第二NPN三极管Q2的发射
极共接于参考地VSS,且所述第一NPN三极管Q1和所述第二NPN三极管Q2的基极分别和各自
的集电极连接。监测模块包括第三PMOS管M3和第三NPN三极管Q3,所述第三PMOS管M3的栅极
连接所述基准电压模块的第一输出端,所述第三PMOS管M3的源极连接所述电压源VDD,所述
第三PMOS管M3的漏极连接所述第三NPN三极管Q3的集电极,所述第三NPN三极管Q3的发射极
接所述参考地,且所述第三NPN三极管Q3的基极与本身的集电极相接。
例2的区别,相同的结构原理部分参照实施例2。
电压源VDD,所述第一PMOS管M1和所述第二PMOS管M2的栅极共接于所述运算放大器A1的输
出端,所述运算放大器A1的输出端为所述基准电压模块1的第一输出端;所述第一PMOS管M1
的漏极通过第二负载(本实施例为电阻R2)连接于所述第一PNP三极管Q1'的发射极和所述
运算放大器A1的负向输入端,所述第二PMOS管M2的漏极通过第三负载(本实施例为电阻R3)
连接于所述运算放大器A1的正向输入端,且所述第三负载通过第一负载(本实施例为电阻
R1)连接于所述第二PNP三极管Q2'的发射极,所述第二PNP三极管Q2'的发射极通过所述第
一负载连接于所述运算放大器A1的正向输入端,所述第一PNP三极管Q1'和所述第二PNP三
极管Q2'的集电极及基极共接于参考地VSS。所述监测模块2包括第三PMOS管M3和第三PNP三
极管Q3',所述第三PMOS管M3的栅极连接所述基准电压模块1的第一输出端,所述第三PMOS
管M3的源极连接所述电压源VDD,所述第三PMOS管M3的漏极连接所述第三NPN三极管Q3'的
发射极,所述第三NPN三极管Q3'的基极和集电极共同接所述参考地。
知,此处不再赘述。
范围。