像素电路及显示面板

摘要

本申请公开了一种像素电路及显示面板，该像素电路包括写入模块、转存模块、第一分时传输模块、驱动模块、第二分时传输模块以及存储模块；通过数据信号可以同时充电存储模块和转存模块，并在发光阶段中转存模块可以通过第一分时传输模块、驱动模块以及第二分时传输模块对存储模块进行再次充电。

权利要求

1.一种像素电路，其特征在于，包括：第一电源线；

第二电源线；

串接于所述第一电源线与所述第二电源线之间的发光器件和驱动晶体管；

存储电容，与所述驱动晶体管的栅极电连接；

写入晶体管，所述写入晶体管的源极/漏极中的一个与所述存储电容电连接，所述写入晶体管的源极/漏极中的另一个用于接入数据信号；

转存电容，与所述写入晶体管的源极/漏极中的一个电连接，用于根据写入的所述数据信号生成对应的补偿信号；以及

第一开关晶体管，所述第一开关晶体管的源极/漏极中的一个与所述转存电容和所述写入晶体管的源极/漏极中的一个电连接，所述第一开关晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个电连接；

其中，在所述像素电路的发光阶段中，所述像素电路转存所述补偿信号至所述存储电容。

2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第二开关晶体管；

所述第二开关晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个电连接；所述第二开关晶体管的源极/漏极中的另一个与所述存储电容和所述驱动晶体管的栅极电连接。

3.根据权利要求2所述的像素电路，其特征在于，所述写入晶体管的栅极用于接入第一控制信号；所述第一开关晶体管的栅极用于接入第二控制信号；所述第二开关晶体管的栅极用于接入所述第二控制信号；在同一帧中，所述第一控制信号的有效脉冲数量小于所述第二控制信号的有效脉冲数量，且所述第二控制信号中至少一个有效脉冲与所述第一控制信号的有效脉冲相同。

4.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括第三开关晶体管；

所述第三开关晶体管的源极/漏极中的一个与所述第一开关晶体管的源极/漏极中的一个电连接；所述第三开关晶体管的源极/漏极中的另一个与所述第一开关晶体管的源极/漏极中的另一个电连接。

5.根据权利要求4所述的像素电路，其特征在于，所述像素电路还包括第四开关晶体管；

所述第四开关晶体管的源极/漏极中的一个与所述第二开关晶体管的源极/漏极中的一个电连接；所述第四开关晶体管的源极/漏极中的另一个与所述第二开关晶体管的源极/漏极中的另一个电连接。

6.根据权利要求5所述的像素电路，其特征在于，所述像素电路的工作阶段包括写入阶段和发光阶段；所述写入晶体管的栅极用于接入第一控制信号；所述第一开关晶体管的栅极用于接入所述第一控制信号；所述第二开关晶体管的栅极用于接入所述第一控制信号；

所述第三开关晶体管的栅极用于接入第三控制信号；所述第四开关晶体管的栅极用于接入所述第三控制信号；在同一帧中，所述第一控制信号的有效脉冲位于所述写入阶段中，所述第三控制信号的有效脉冲位于所述发光阶段中。

7.根据权利要求3或者6所述的像素电路，其特征在于，所述像素电路还包括第一发光控制晶体管；

所述第一发光控制晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的一个和所述第一开关晶体管的源极/漏极中的另一个电连接；所述第一发光控制晶体管的栅极用于接入发光控制信号。

8.根据权利要求7所述的像素电路，其特征在于，所述像素电路还包括第二发光控制晶体管；

所述第二发光控制晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个和所述第二开关晶体管的源极/漏极中的一个电连接；所述第二发光控制晶体管的栅极用于接入所述发光控制信号。

9.一种像素电路，其特征在于，包括：写入模块，用于接入数据信号；

转存模块，与所述写入模块连接，用于存储所述数据信号以在所述像素电路的发光阶段中输出补偿信号；

第一分时传输模块，与所述写入模块和所述转存模块连接，用于分时传输所述数据信号和所述补偿信号；

驱动模块，与所述第一分时传输模块连接；

第二分时传输模块，与所述驱动模块连接，用于分时传输所述数据信号和所述补偿信号；以及

存储模块，与所述驱动模块的控制端和所述第二分时传输模块的输出端连接，用于在同一帧中分时存储所述数据信号和所述补偿信号，以在所述发光阶段中维持所述驱动模块的控制端电位。

10.根据权利要求9所述的像素电路，其特征在于，所述像素电路还包括发光控制模块；

所述发光控制模块与所述驱动模块连接，用于根据发光控制信号通断控制所述像素电路的发光回路；

在所述发光阶段中，所述发光控制信号控制所述发光控制模块处于断开状态期间，所述像素电路控制所述补偿信号写入至所述存储模块。

11.根据权利要求10所述的像素电路，其特征在于，所述写入模块包括写入晶体管；所述写入晶体管的源极/漏极中的一个用于接入所述数据信号；所述写入晶体管的源极/漏极中的另一个与所述转存模块和所述第一分时传输模块连接；所述写入晶体管的栅极用于接入第一控制信号。

12.根据权利要求11所述的像素电路，其特征在于，所述转存模块包括转存电容；所述转存电容的第一端与所述写入晶体管的源极/漏极中的另一个连接；所述转存电容的第二端用于接入第一电源信号。

13.根据权利要求12所述的像素电路，其特征在于，所述第一分时传输模块包括第一分时传输晶体管；所述第一分时传输晶体管的源极/漏极中的一个与所述转存电容的第一端连接；所述第一分时传输晶体管的源极/漏极中的另一个与所述驱动模块连接；所述第一分时传输晶体管的栅极用于接入第二控制信号；在同一帧中，所述第一控制信号的有效脉冲数量小于所述第二控制信号的有效脉冲数量，且所述第二控制信号中至少一个有效脉冲与所述第一控制信号的有效脉冲相同。

14.根据权利要求13所述的像素电路，其特征在于，所述驱动模块包括驱动晶体管；所述驱动晶体管的源极/漏极中的一个与所述第一分时传输晶体管的源极/漏极中的另一个连接；所述驱动晶体管的源极/漏极中的另一个与所述第二分时传输模块的输入端连接。

15.根据权利要求14所述的像素电路，其特征在于，所述第二分时传输模块包括第二分时传输晶体管；所述第二分时传输晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个连接；所述第二分时传输晶体管的源极/漏极中的另一个与所述驱动晶体管的栅极连接；所述第二分时传输晶体管的栅极用于接入所述第二控制信号。

16.根据权利要求15所述的像素电路，其特征在于，所述存储模块包括存储电容；所述存储电容的第一端与所述驱动晶体管的栅极连接；所述存储电容的第二端与所述转存电容的第二端连接。

17.根据权利要求16所述的像素电路，其特征在于，所述发光控制模块包括第一发光控制晶体管和第二发光控制晶体管；

所述第一发光控制晶体管的源极/漏极中的一个与所述存储电容的第二端连接；所述第一发光控制晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个连接；所述第一发光控制晶体管的栅极用于接入所述发光控制信号；

所述第二发光控制晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个连接；所述第二发光控制晶体管的栅极用于接入所述发光控制信号。

18.根据权利要求12所述的像素电路，其特征在于，所述第一分时传输模块包括第一晶体管和第二晶体管；

所述第一晶体管的源极/漏极中的一个与所述第二晶体管的源极/漏极中的一个和所述转存电容的第一端连接；所述第一晶体管的源极/漏极中的另一个与所述第二晶体管的源极/漏极中的另一个和所述驱动模块的输入端连接；

所述第一晶体管的栅极用于接入所述第一控制信号；所述第二晶体管的栅极用于接入第三控制信号；在同一帧中，所述第一控制信号的有效脉冲位于写入阶段中，所述第三控制信号的有效脉冲位于发光阶段中。

19.根据权利要求18所述的像素电路，其特征在于，所述第二分时传输模块包括第三晶体管和第四晶体管；

所述第三晶体管的源极/漏极中的一个与所述第四晶体管的源极/漏极中的一个和所述驱动模块的输出端连接；所述第三晶体管的源极/漏极中的另一个与所述第四晶体管的源极/漏极中的另一个和所述驱动模块的控制端连接；

所述第三晶体管的栅极用于接入所述第一控制信号；所述第四晶体管的栅极用于接入所述第三控制信号。

20.一种显示面板，其特征在于，包括如权利要求1至19任一项所述的像素电路。

说明书

像素电路及显示面板

技术领域

[0001] 本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。

背景技术

[0002] 传统技术方案的像素电路中驱动晶体管的栅极普遍存在漏电流的问题，致使驱动晶体管的栅极电位不容易保持，例如，如图1所示的7T1C像素电路，其工作过程可以分成如
图2所示的三个主要运作阶段：

[0003] 第一个阶段S1：第N‑1级扫描信号SCAN(N‑1) 置为低电平，晶体管T4打开，驱动晶体管T1的栅极电位复位至初始信号VI的电位。

[0004] 第二个阶段S2：第N级扫描信号SCAN(N) 置为低电平，晶体管T2、晶体管T3打开，数据信号DATA依次经晶体管T2、晶体管T1以及晶体管T3将驱动晶体管T1的栅极电位充电至
VDATA‑Vth，其中，VDATA为数据信号DATA的电位，Vth为驱动晶体管T1的阈值电压；与此同
时，晶体管T7打开，发光器件LED的阳极电位复位至初始信号VI的电位。

[0005] 第三个阶段S3：发光控制信号EM（N）置为低电平，发光器件LED开始发光。

[0006] 其中，第二个阶段S2中，晶体管T1 T3打开，晶体管T4 T6关闭。此时，数据信号DATA~ ~
通过晶体管T1 T3路径对驱动晶体管T1的栅极电位充电。当驱动晶体管T1的栅极电位上升
~
到VDATA‑Vth，驱动晶体管T1截止，驱动晶体管T1的栅极电位不再上升。

[0007] 第三个阶段S3中，像素的发光亮度直接由驱动晶体管T1的栅极电位决定，而在发光阶段T中，影响驱动晶体管T1的栅极电位的最主要因素是漏电流，将直接影响发光阶段T
的亮度稳定性。如图3所示，这样会导致画面的亮度会随时间而降低，进而在一帧内的发光
阶段T中存在亮度差异△L1，当该亮度差异△L1达到一定值时，人眼可感受到的画面闪烁
（Flicker）。

[0008] 需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的
技术方案为本领域所属技术人员所公知。

发明内容

[0009] 本申请提供一种像素电路及显示面板，缓解了像素电路中驱动模块的控制端电位不易保持的技术问题。

[0010] 第一方面，本申请提供一种像素电路，其包括第一电源线、第二电源线、发光器件、驱动晶体管、写入晶体管、转存电容以及第一开关晶体管；串接于第一电源线与第二电源线
之间的发光器件和驱动晶体管；存储电容与驱动晶体管的栅极电连接；写入晶体管的源极/
漏极中的一个与存储电容电连接，写入晶体管的源极/漏极中的另一个用于接入数据信号；
转存电容与写入晶体管的源极/漏极中的一个电连接；第一开关晶体管的源极/漏极中的一
个与转存电容和写入晶体管的源极/漏极中的一个电连接，第一开关晶体管的源极/漏极中
的另一个与驱动晶体管的源极/漏极中的一个电连接。

[0011] 在其中一些实施方式中，像素电路还包括第二开关晶体管；第二开关晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的另一个电连接；第二开关晶体管的源极/
漏极中的另一个与存储电容和驱动晶体管的栅极电连接。

[0012] 在其中一些实施方式中，写入晶体管的栅极用于接入第一控制信号；第一开关晶体管的栅极用于接入第二控制信号；第二开关晶体管的栅极用于接入第二控制信号；在同
一帧中，第一控制信号的有效脉冲数量小于第二控制信号的有效脉冲数量，且第二控制信
号中至少一个有效脉冲与第一控制信号的有效脉冲相同。

[0013] 在其中一些实施方式中，像素电路还包括第三开关晶体管；第三开关晶体管的源极/漏极中的一个与第一开关晶体管的源极/漏极中的一个电连接；第三开关晶体管的源
极/漏极中的另一个与第一开关晶体管的源极/漏极中的另一个电连接。

[0014] 在其中一些实施方式中，像素电路还包括第四开关晶体管；第四开关晶体管的源极/漏极中的一个与第二开关晶体管的源极/漏极中的一个电连接；第四开关晶体管的源
极/漏极中的另一个与第二开关晶体管的源极/漏极中的另一个电连接。

[0015] 在其中一些实施方式中，像素电路的工作阶段包括写入阶段和发光阶段；写入晶体管的栅极用于接入第一控制信号；第一开关晶体管的栅极用于接入第一控制信号；第二
开关晶体管的栅极用于接入第一控制信号；第三开关晶体管的栅极用于接入第三控制信
号；第四开关晶体管的栅极用于接入第三控制信号；在同一帧中，第一控制信号的有效脉冲
位于写入阶段中，第三控制信号的有效脉冲位于发光阶段中。

[0016] 在其中一些实施方式中，像素电路还包括第一发光控制晶体管；第一发光控制晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的一个和第一开关晶体管的源极/
漏极中的另一个电连接；第一发光控制晶体管的栅极用于接入发光控制信号。

[0017] 在其中一些实施方式中，像素电路还包括第二发光控制晶体管；第二发光控制晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的另一个和第二开关晶体管的源
极/漏极中的一个电连接；第二发光控制晶体管的栅极用于接入发光控制信号。

[0018] 第二方面，本申请提供一种像素电路，其包括写入模块、转存模块、第一分时传输模块、驱动模块、第二分时传输模块以及存储模块；写入模块用于接入数据信号；转存模块
与写入模块连接，用于存储数据信号以在像素电路的发光阶段中输出补偿信号；第一分时
传输模块与写入模块和转存模块连接，用于分时传输数据信号和补偿信号；驱动模块的输
入端与第一分时传输模块的输出端连接；第二分时传输模块的输入端与驱动模块的输出端
连接，用于分时传输数据信号和补偿信号；存储模块与驱动模块的控制端和第二分时传输
模块的输出端连接，用于在同一帧中分时存储数据信号和补偿信号，以在发光阶段中维持
驱动模块的控制端电位。

[0019] 在其中一些实施方式中，像素电路还包括发光控制模块；发光控制模块与驱动模块连接，用于根据发光控制信号通断控制像素电路的发光回路；在发光阶段中，发光控制信
号控制发光控制模块处于断开状态期间，像素电路控制补偿信号写入至存储模块。

[0020] 在其中一些实施方式中，写入模块包括写入晶体管；写入晶体管的源极/漏极中的一个用于接入数据信号；写入晶体管的源极/漏极中的另一个与转存模块和第一分时传输
模块连接；写入晶体管的栅极用于接入第一控制信号。

[0021] 在其中一些实施方式中，转存模块包括转存电容；转存电容的第一端与写入晶体管的源极/漏极中的另一个连接；转存电容的第二端用于接入第一电源信号。

[0022] 在其中一些实施方式中，第一分时传输模块包括第一分时传输晶体管；第一分时传输晶体管的源极/漏极中的一个与转存电容的第一端连接；第一分时传输晶体管的源极/
漏极中的另一个与驱动模块连接；第一分时传输晶体管的栅极用于接入第二控制信号；在
同一帧中，第一控制信号的有效脉冲数量小于第二控制信号的有效脉冲数量，且第二控制
信号中至少一个有效脉冲与第一控制信号的有效脉冲相同。

[0023] 在其中一些实施方式中，驱动模块包括驱动晶体管；驱动晶体管的源极/漏极中的一个与第一分时传输晶体管的源极/漏极中的另一个连接；驱动晶体管的源极/漏极中的另
一个与第二分时传输模块的输入端连接。

[0024] 在其中一些实施方式中，第二分时传输模块包括第二分时传输晶体管；第二分时传输晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的另一个连接；第二分时传
输晶体管的源极/漏极中的另一个与驱动晶体管的栅极连接；第二分时传输晶体管的栅极
用于接入第二控制信号。

[0025] 在其中一些实施方式中，存储模块包括存储电容；存储电容的第一端与驱动晶体管的栅极连接；存储电容的第二端与转存电容的第二端连接。

[0026] 在其中一些实施方式中，发光控制模块包括第一发光控制晶体管和第二发光控制晶体管；第一发光控制晶体管的源极/漏极中的一个与存储电容的第二端连接；第一发光控
制晶体管的源极/漏极中的另一个与驱动晶体管的源极/漏极中的一个连接；第一发光控制
晶体管的栅极用于接入发光控制信号；第二发光控制晶体管的源极/漏极中的一个与驱动
晶体管的源极/漏极中的另一个连接；第二发光控制晶体管的栅极用于接入发光控制信号。

[0027] 在其中一些实施方式中，第一分时传输模块包括第一晶体管和第二晶体管；第一晶体管的源极/漏极中的一个与第二晶体管的源极/漏极中的一个和转存电容的第一端连
接；第一晶体管的源极/漏极中的另一个与第二晶体管的源极/漏极中的另一个和驱动模块
的输入端连接；第一晶体管的栅极用于接入第一控制信号；第二晶体管的栅极用于接入第
三控制信号；在同一帧中，第一控制信号的有效脉冲位于写入阶段中，第三控制信号的有效
脉冲位于发光阶段中。

[0028] 在其中一些实施方式中，第二分时传输模块包括第三晶体管和第四晶体管；第三晶体管的源极/漏极中的一个与第四晶体管的源极/漏极中的一个和驱动模块的输出端连
接；第三晶体管的源极/漏极中的另一个与第四晶体管的源极/漏极中的另一个和驱动模块
的控制端连接；第三晶体管的栅极用于接入第一控制信号；第四晶体管的栅极用于接入第
三控制信号。

[0029] 第三方面，本申请提供一种显示面板，其包括上述任一实施方式中的像素电路。

[0030] 本申请提供的像素电路及显示面板，通过数据信号可以同时充电存储模块和转存模块，并在发光阶段中转存模块可以通过第一分时传输模块、驱动模块以及第二分时传输
模块对存储模块进行再次充电，有利于维持驱动模块的控制端电位。

附图说明

[0031] 下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

[0032] 图1为传统技术方案中像素电路的结构示意图。

[0033] 图2为图1中像素电路的时序示意图。

[0034] 图3为图1中像素电路在一帧的发光阶段中的亮度差异。

[0035] 图4为本申请实施例提供的像素电路的一种结构示意图。

[0036] 图5为图4中像素电路的时序示意图。

[0037] 图6为图4中像素电路的写入阶段的工作示意图。

[0038] 图7为图4中像素电路的转存阶段的工作示意图。

[0039] 图8为本申请实施例提供的像素电路的另一种结构示意图。

[0040] 图9为图8中像素电路的时序示意图。

[0041] 图10为图8中像素电路的写入阶段的工作示意图。

[0042] 图11为图8中像素电路的转存阶段的工作示意图。

[0043] 图12为不同像素电路的亮度差异对比示意图。

[0044] 图13为本申请实施例提供的GOA电路的一种结构示意图。

[0045] 图14为本申请实施例提供的GOA电路的另一种结构示意图。

[0046] 图15为本申请实施例提供的显示面板的一种时序示意图。

[0047] 图16为本申请实施例提供的显示面板的另一种时序示意图。

具体实施方式

[0048] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于
本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本申请保护的范围。

[0049] 请参阅图4至图16，如图4和/或图8所示，本实施例提供了一种像素电路，其包括写入模块30、转存模块90、第一分时传输模块80、驱动模块10、第二分时传输模块50以及存储
模块40；写入模块30用于接入数据信号DATA；转存模块90与写入模块30连接，用于存储数据
信号DATA以在像素电路的发光阶段中输出补偿信号；第一分时传输模块80与写入模块30和
转存模块90连接，用于分时传输数据信号DATA和补偿信号；驱动模块10的输入端与第一分
时传输模块80的输出端连接；第二分时传输模块50的输入端与驱动模块10的输出端连接，
用于分时传输数据信号DATA和补偿信号；存储模块40与驱动模块10的控制端和第二分时传
输模块50的输出端连接，用于在同一帧中分时存储数据信号DATA和补偿信号，以在发光阶
段中维持驱动模块10的控制端电位。

[0050] 可以理解的是，本实施例提供的像素电路，通过数据信号DATA可以同时充电存储模块40和转存模块90，并在发光阶段中转存模块90可以通过第一分时传输模块80、驱动模
块10以及第二分时传输模块50对存储模块40进行再次充电，有利于维持驱动模块10的控制
端电位。

[0051] 在其中一个实施例中，像素电路还包括发光控制模块20；发光控制模块20与驱动模块10连接，用于根据发光控制信号EM（N）通断控制像素电路的发光回路；在发光阶段中，
发光控制信号EM（N）控制发光控制模块20处于断开状态期间，像素电路控制补偿信号写入
至存储模块40。

[0052] 在其中一个实施例中，发光控制模块20包括第一发光控制晶体管T5和第二发光控制晶体管T6；第一发光控制晶体管T5的源极/漏极中的一个与存储电容Cst的第二端连接；
第一发光控制晶体管T5的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的一个连
接；第一发光控制晶体管T5的栅极用于接入发光控制信号EM（N）；第二发光控制晶体管T6的
源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个连接；第二发光控制晶体管T6
的栅极用于接入发光控制信号EM（N）。

[0053] 在其中一个实施例中，写入模块30包括写入晶体管T8；写入晶体管T8的源极/漏极中的一个用于接入数据信号DATA；写入晶体管T8的源极/漏极中的另一个与转存模块90和
第一分时传输模块80连接；写入晶体管T8的栅极用于接入第一控制信号。

[0054] 其中，第一控制信号可以但不限于为A组第N级扫描信号ASCAN（N）。

[0055] 在其中一个实施例中，转存模块90包括转存电容C；转存电容C的第一端与写入晶体管T8的源极/漏极中的另一个连接；转存电容C的第二端用于接入第一电源信号VDD。

[0056] 在其中一个实施例中，驱动模块10包括驱动晶体管T1；驱动晶体管T1的源极/漏极中的一个与第一分时传输晶体管T2的源极/漏极中的另一个连接；驱动晶体管T1的源极/漏
极中的另一个与第二分时传输模块50的输入端连接。

[0057] 在其中一个实施例中，存储模块40包括存储电容Cst；存储电容Cst的第一端与驱动晶体管T1的栅极连接；存储电容Cst的第二端与转存电容C的第二端连接。

[0058] 如图4所示，在其中一个实施例中，第一分时传输模块80包括第一晶体管T21和第二晶体管T22；第一晶体管T21的源极/漏极中的一个与第二晶体管T22的源极/漏极中的一
个和转存电容C的第一端连接；第一晶体管T21的源极/漏极中的另一个与第二晶体管T22的
源极/漏极中的另一个和驱动模块10的输入端连接；第一晶体管T21的栅极用于接入第一控
制信号；第二晶体管T22的栅极用于接入第三控制信号；在同一帧中，第一控制信号的有效
脉冲位于写入阶段中，第三控制信号的有效脉冲位于发光阶段中。

[0059] 其中，第三控制信号可以但不限于为B组第N级扫描信号BSCAN（N）。

[0060] 在其中一个实施例中，第二分时传输模块50包括第三晶体管T31和第四晶体管T32；第三晶体管T31的源极/漏极中的一个与第四晶体管T32的源极/漏极中的一个和驱动
模块10的输出端连接；第三晶体管T31的源极/漏极中的另一个与第四晶体管T32的源极/漏
极中的另一个和驱动模块10的控制端连接；第三晶体管T31的栅极用于接入第一控制信号；
第四晶体管T32的栅极用于接入第三控制信号。

[0061] 在其中一个实施例中，该像素电路还可以包括第一复位模块60；第一复位模块60的输入端用于接入复位信号VI；第一复位模块60的输出端与驱动模块10的控制端连接；第
一复位模块60的控制端用于接入第四控制信号。

[0062] 其中，第四控制信号可以但不限于为A组第N‑1级扫描信号A组第N‑1级扫描信号ASCAN（N‑1）。第一复位模块60包括第一复位晶体管T4；第一复位晶体管T4的源极/漏极中的
一个用于接入复位信号VI；第一复位晶体管T4的源极/漏极中的另一个与驱动晶体管T1的
栅极连接；第一复位晶体管T4的栅极用于接入第四控制信号。

[0063] 在其中一个实施例中，该像素电路还可以包括第二复位模块70；第二复位模块70的输入端用于接入复位信号VI；第二复位模块70的输出端与发光器件LED的阳极连接；第二
复位模块70的控制端用于接入第一控制信号。

[0064] 其中，第二复位模块70包括第二复位晶体管T7；第二复位晶体管T7的源极/漏极中的一个用于接入复位信号VI；第二复位晶体管T7的源极/漏极中的另一个与发光器件LED的
阳极连接；第二复位晶体管T7的栅极用于接入第一控制信号。

[0065] 在其中一个实施例中，该像素电路还可以包括发光器件LED；发光器件LED的阳极与第二发光控制晶体管T6的源极/漏极中的另一个链接；发光器件LED的阴极用于连接第二
电源信号VSS。

[0066] 其中，第一电源信号VDD的电位高于第二电源信号VSS的电位。发光器件LED可以但不限于为有机发光二极体（OLED，Organic Light‑Emitting Diode），也可以为Mini‑LED，还
可以为Micro‑LED。

[0067] 在其中一个实施例中，上述实施例中的晶体管可以但不限于为P沟道型薄膜晶体管，还可以是N沟道型薄膜晶体管。

[0068] 在其中一个实施例中，上述实施例中的晶体管可以但不限于为多晶硅薄膜晶体管，具体还可以是低温多晶硅薄膜晶体管。

[0069] 其中，第一复位晶体管T4、第三晶体管T31、第四晶体管T32以及第一分时传输晶体管T2中的至少一个还可以为氧化物晶体管，具体也可以为金属氧化物晶体管。这样可以进
一步降低驱动晶体管T1的栅极漏电流。

[0070] 如图5至图7所示，在其中一个实施例中，上述像素电路在一帧时间T内的工作阶段可以包括：

[0071] 第一阶段S1即复位阶段：A组第N‑1级扫描信号置为低电位，第一复位晶体管T4打开，将驱动晶体管T1的栅极电位复位至复位信号VI的电位。

[0072] 第二阶段S21即写入阶段：如图6所示，A组第N级扫描信号置为低电位，数据信号DATA通过写入晶体管T8对转存电容C进行充电；同时，数据信号DATA依次经过第一晶体管
T21、驱动晶体管T1以及第三晶体管T31对存储电容Cst进行充电。其中，数据信号DATA同时
充电转存电容C和存储电容Cst的路径如图6中箭头虚线所示。在第二阶段S21中，第一复位
晶体管T4、第一发光控制晶体管T5以及第二发光控制晶体管T6均处于关断状态，如图6中的
叉号X可以表征对应的薄膜晶体管处于关断状态。

[0073] 第三阶段S31即第一发光阶段：需要进行说明的是，上述像素电路在每帧中的工作阶段可以包括发光阶段，每个发光阶段可以包括第一发光阶段、转存阶段以及第二发光阶
段。发光控制信号EM（N）置为低电位，第一发光控制晶体管T5和第二发光控制晶体管T6打
开，发光器件LED进行发光。

[0074] 第四阶段S22即转存阶段：可以理解的是，第四阶段S22属于发光阶段的一部分，且处于发光阶段的起始与结尾之间。发光控制信号EM（N）置为高电位，B组第N级扫描信号置为
低电位，此时，如图7所示，转存电容C中的电信号依次经过第二晶体管T22、驱动晶体管T1以
及第四晶体管T32对存储电容Cst进行再次充电。转存电容C转存电信号至存储电容Cst的路
径如图7中的箭头虚线所示。此时，在第四阶段S22中，写入晶体管T8、第一复位晶体管T4、第
一发光控制晶体管T5以及第二发光控制晶体管T6均处于关断状态，如图7中的叉号X可以表
征对应的薄膜晶体管处于关断状态。

[0075] 第五阶段S32即第二发光阶段：发光控制信号EM（N）置为低电位，第一发光控制晶体管T5和第二发光控制晶体管T6打开，发光器件LED进行发光。

[0076] 如图8所示，在其中一个实施例中，第一分时传输模块80包括第一分时传输晶体管T2；第一分时传输晶体管T2的源极/漏极中的一个与转存电容C的第一端连接；第一分时传
输晶体管T2的源极/漏极中的另一个与驱动模块10连接；第一分时传输晶体管T2的栅极用
于接入第二控制信号；在同一帧中，第一控制信号的有效脉冲数量小于第二控制信号的有
效脉冲数量，且第二控制信号中至少一个有效脉冲与第一控制信号的有效脉冲相同。

[0077] 可以理解的是，第一控制信号的有效脉冲和或第二控制信号的有效脉冲均可以控制对应的薄膜晶体管打开，以形成传输路径。在第二阶段S21中，第一控制信号、第二控制信
号同时具有有效脉冲，可以将数据信号DATA同时写入至转存电容C和存储电容Cst。在第四
阶段S22中，第一控制信号没有有效脉冲，数据信号DATA不能够写入到转存电容C和存储电
容Cst中，而第二控制信号可以具有有效脉冲，此时，转存电容C可以对存储电容Cst在同一
帧中进行再次充电。

[0078] 在其中一个实施例中，第二分时传输模块50包括第二分时传输晶体管T3；第二分时传输晶体管T3的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个连接；第二
分时传输晶体管T3的源极/漏极中的另一个与驱动晶体管T1的栅极连接；第二分时传输晶
体管T3的栅极用于接入第二控制信号。

[0079] 其中，第二控制信号可以但不限于为另一种的B组第N级扫描信号BSCAN（N），且第二控制信号与第三控制信号不同。

[0080] 如图9至图11所示，在其中一个实施例中，上述像素电路在一帧时间T内的工作阶段可以包括：

[0081] 第一阶段S1即复位阶段：A组第N‑1级扫描信号置为低电位，第一复位晶体管T4打开，将驱动晶体管T1的栅极电位复位至复位信号VI的电位。

[0082] 第二阶段S21即写入阶段：如图10所示，A组第N级扫描信号和B组第N级扫描信号同时置为低电位，数据信号DATA通过写入晶体管T8对转存电容C进行充电；同时，数据信号
DATA依次经过第一分时传输晶体管T2、驱动晶体管T1以及第二分时传输晶体管T3对存储电
容Cst进行充电。其中，数据信号DATA同时充电转存电容C和存储电容Cst的路径如图10中箭
头虚线所示。在第二阶段S21中，第一复位晶体管T4、第一发光控制晶体管T5以及第二发光
控制晶体管T6均处于关断状态，如图10中的叉号X可以表征对应的薄膜晶体管处于关断状
态。

[0083] 第三阶段S31即第一发光阶段：需要进行说明的是，上述像素电路在每帧中的工作阶段可以包括发光阶段，每个发光阶段可以包括第一发光阶段、转存阶段以及第二发光阶
段。发光控制信号EM（N）置为低电位，第一发光控制晶体管T5和第二发光控制晶体管T6打
开，发光器件LED进行发光。

[0084] 第四阶段S22即转存阶段：可以理解的是，第四阶段S22属于发光阶段的一部分，且处于发光阶段的起始与结尾之间。发光控制信号EM（N）置为高电位，B组第N级扫描信号置为
低电位，此时，如图11所示，转存电容C中的电信号依次经过第一分时传输晶体管T2、驱动晶
体管T1以及第二分时传输晶体管T3对存储电容Cst进行再次充电。转存电容C转存电信号至
存储电容Cst的路径如图11中的箭头虚线所示。此时，在第四阶段S22中，写入晶体管T8、第
一复位晶体管T4、第一发光控制晶体管T5以及第二发光控制晶体管T6均处于关断状态，如
图11中的叉号X可以表征对应的薄膜晶体管处于关断状态。

[0085] 第五阶段S32即第二发光阶段：发光控制信号EM（N）置为低电位，第一发光控制晶体管T5和第二发光控制晶体管T6打开，发光器件LED进行发光。

[0086] 如图12所示，传统技术方案中像素电路在一帧时间T中的亮度差异为△L1；而本实施例中像素电路在一帧时间T内的亮度差异为△L2，由于在一帧时间T内对存储电容Cst进
行了再次充电，可以补偿驱动晶体管T1的栅极漏电流，因此，△L2明显地小于△L1。

[0087] 基于上述分析，本实施例提供一种像素电路，其包括第一电源线、第二电源线、发光器件LED、驱动晶体管T1、写入晶体管T8、转存电容C以及第一开关晶体管；发光器件LED串
接于第一电源线与第二电源线之间；驱动晶体管T1串接于第一电源线与第二电源线之间；
存储电容Cst与驱动晶体管T1的栅极电连接；写入晶体管T8的源极/漏极中的一个与存储电
容Cst电连接，写入晶体管T8的源极/漏极中的另一个用于接入数据信号DATA；转存电容C与
写入晶体管T8的源极/漏极中的一个电连接；第一开关晶体管的源极/漏极中的一个与转存
电容C和写入晶体管T8的源极/漏极中的一个电连接，第一开关晶体管的源极/漏极中的另
一个与驱动晶体管T1的源极/漏极中的一个电连接。

[0088] 可以理解的是，在本实施例中，数据信号DATA通过写入晶体管T8可以充电转存电容C，数据信号DATA通过写入晶体管T8、第一开关晶体管、驱动晶体管T1电连接至存储电容
Cst，可以同时充电存储电容Cst，且转存电容C可以通过第一开关晶体管、驱动晶体管T1电
连接至存储电容Cst以在同一帧中进行再次充电，有利于维持驱动晶体管T1的栅极电位。

[0089] 需要进行说明的是，第一电源线可以用于传输第一电源信号VDD和第二电源信号VSS中的一个。第二电源线可以用于传输第一电源信号VDD和第二电源信号VSS中的另一个。
第一开关晶体管可以但不限于为第一分时传输晶体管T2，还可以为第一晶体管T21，也可以
为一个薄膜晶体管。

[0090] 在其中一个实施例中，像素电路还包括第二开关晶体管；第二开关晶体管的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个电连接；第二开关晶体管的源极/漏
极中的另一个与存储电容Cst和驱动晶体管T1的栅极电连接。

[0091] 需要进行说明的是，第二开关晶体管可以但不限于为第二分时传输晶体管T3，还可以为第三晶体管T31，也可以为一个薄膜晶体管。

[0092] 在其中一个实施例中，写入晶体管T8的栅极用于接入第一控制信号；第一开关晶体管的栅极用于接入第二控制信号；第二开关晶体管的栅极用于接入第二控制信号；在同
一帧中，第一控制信号的有效脉冲数量小于第二控制信号的有效脉冲数量，且第二控制信
号中至少一个有效脉冲与第一控制信号的有效脉冲相同。

[0093] 在其中一个实施例中，像素电路还包括第三开关晶体管；第三开关晶体管的源极/漏极中的一个与第一开关晶体管的源极/漏极中的一个电连接；第三开关晶体管的源极/漏
极中的另一个与第一开关晶体管的源极/漏极中的另一个电连接。

[0094] 需要进行说明的是，第三开关晶体管可以但不限于为第二晶体管T22，也可以为一个薄膜晶体管。

[0095] 在其中一个实施例中，像素电路还包括第四开关晶体管；第四开关晶体管的源极/漏极中的一个与第二开关晶体管的源极/漏极中的一个电连接；第四开关晶体管的源极/漏
极中的另一个与第二开关晶体管的源极/漏极中的另一个电连接。

[0096] 需要进行说明的是，第三开关晶体管可以但不限于为第四晶体管T32，也可以为一个薄膜晶体管。

[0097] 在其中一个实施例中，写入晶体管T8的栅极用于接入第一控制信号；第一开关晶体管的栅极用于接入第一控制信号；第二开关晶体管的栅极用于接入第一控制信号；第三
开关晶体管的栅极用于接入第三控制信号；第四开关晶体管的栅极用于接入第三控制信
号；在同一帧中，第一控制信号的有效脉冲位于写入阶段中，第三控制信号的有效脉冲位于
发光阶段中。

[0098] 在其中一个实施例中，像素电路还包括第一发光控制晶体管T5；第一发光控制晶体管T5的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个和第一开关晶体管的
源极/漏极中的另一个电连接；第一发光控制晶体管T5的栅极用于接入发光控制信号EM
（N）。

[0099] 在其中一个实施例中，像素电路还包括第二发光控制晶体管T6；第二发光控制晶体管T6的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个和第二开关晶体管
的源极/漏极中的一个电连接；第二发光控制晶体管T6的栅极用于接入发光控制信号EM
（N）。

[0100] 在其中一个实施例中，本申请提供一种像素电路的驱动方法，像素电路的工作阶段至少包括写入阶段和发光阶段；像素电路包括存储模块40和转存模块90；驱动方法包括：
提供一像素电路和一数据信号DATA；在写入阶段中，像素电路同步写入数据信号DATA至存
储模块40和转存模块90；以及在发光阶段中，像素电路输出转存模块90中的电信号至存储
模块40。

[0101] 可以理解的是，本实施例提供的驱动方法，通过数据信号DATA可以同时充电存储模块40和转存模块90，并在发光阶段中转存模块90可以对存储模块40进行再次充电，有利
于维持驱动模块10的控制端电位。

[0102] 在其中一个实施例中，本申请提供一种显示面板，其包括上述任一实施例中的像素电路。

[0103] 可以理解的是，本实施例提供的显示面板，通过数据信号DATA可以同时充电存储模块40和转存模块90，并在发光阶段中转存模块90可以通过第一分时传输模块80、驱动模
块10以及第二分时传输模块50对存储模块40进行再次充电，有利于维持驱动模块10的控制
端电位。

[0104] 在其中一个实施例中，上述显示面板还可以包括第一GOA（Gate On Array，阵列基板行驱动）电路和第二GOA电路；其中，第一GOA电路可以用于输出A组扫描信号，第二GOA电
路可以用于输出B组扫描信号。

[0105] 其中，如图13所示，该第一GOA电路可以包括多个级联的第一GOA单元，例如，第一级第一GOA单元输出的A组第一级扫描信号ASCAN（1）可以作为第二级第一GOA单元的输入信
号；第二级第一GOA单元输出的A组第二级扫描信号ASCAN（2）可以作为第三级第一GOA单元
的输入信号；第三级第一GOA单元输出的A组第三级扫描信号ASCAN（3）可以作为第四级第一
GOA单元的输入信号；A组第N‑1级扫描信号ASCAN（N‑1）可以作为第N级第一GOA单元的输入
信号，同时，第N级第一GOA单元输出对应的A组第N级扫描信号ASCAN（N）。

[0106] 其中，奇数级的第一GOA单元接入时钟信号CK，偶数级的第一GOA单元接入时钟信号XCK。第一级第一GOA单元可以接入A组初始信号A‑STV。任一级的第一GOA单元均需接入对
应的高电位VGH和低电位VGL，高电位VGH可以打开对应的薄膜晶体管，低电位VGL可以关闭
对应的薄膜晶体管。或者，高电位VGH可以关闭对应的薄膜晶体管，低电位VGL可以打开对应
的薄膜晶体管。

[0107] 如图14所示，该第二GOA电路可以包括多个级联的第二GOA单元，例如，第一级第二GOA单元输出的B组第一级扫描信号BSCAN（1）可以作为第二级第二GOA单元的输入信号；第
二级第二GOA单元输出的B组第二级扫描信号BSCAN（2）可以作为第三级第二GOA单元的输入
信号；第三级第二GOA单元输出的B组第三级扫描信号BSCAN（3）可以作为第四级第二GOA单
元的输入信号；B组第N‑1级扫描信号BSCAN（N‑1）可以作为第N级第二GOA单元的输入信号，
同时，第N级第二GOA单元输出对应的B组第N级扫描信号BSCAN（N）。

[0108] 其中，任一级的第一GOA单元或者第二GOA单元均需接入对应的高电位VGH和低电位VGL，高电位VGH可以打开对应的薄膜晶体管，低电位VGL可以关闭对应的薄膜晶体管。奇
数级的第二GOA单元接入时钟信号XCK，偶数级的第二GOA单元接入时钟信号CK。第一级第二
GOA单元可以接入B组初始信号B‑STV。

[0109] 在其中一个实施例中，如图15所示，第一GOA电路可以在A组初始信号A‑STV、时钟信号CK以及时钟信号XCK的控制下，生成对应的A组扫描信号。第二GOA电路可以在B组初始
信号B‑STV、时钟信号CK以及时钟信号XCK的控制下，生成对应的B组扫描信号。发光驱动电
路可以在发光初始信号EM‑STV、时钟信号CK以及时钟信号XCK的控制下，生成对应的发光控
制信号，例如，第一级发光控制信号EM（1）。

[0110] A组第一级扫描信号ASCAN（1）为低电位时，第一复位晶体管T4打开，对驱动晶体管T1的栅极电位进行复位。A组第二级扫描信号ASCAN（2）为低电位时，数据信号DATA同时写入
转存电容C和存储电容Cst。B组第一级扫描信号BSCAN（1）为第一级第二GOA单元输出的。B组
第二级扫描信号BSCAN（2）为低电位时，转存电容C中的电信号对存储电容Cst进行再次充
电。

[0111] 其中，数据信号DATA的写入可以在一帧时间T的0.25 0.75T期间进行，而再次充电~
可以在一帧时间T的0.5 1T期间进行。
~

[0112] 在其中一个实施例中，如图16所示，第一GOA电路可以在A组初始信号A‑STV、时钟信号CK以及时钟信号XCK的控制下，生成对应的A组扫描信号。第二GOA电路可以在B组初始
信号B‑STV、时钟信号CK以及时钟信号XCK的控制下，生成对应的B组扫描信号。发光驱动电
路可以在发光初始信号EM‑STV、时钟信号CK以及时钟信号XCK的控制下，生成对应的发光控
制信号，例如，第一级发光控制信号EM（1）。

[0113] A组第一级扫描信号ASCAN（1）为低电位时，第一复位晶体管T4打开，对驱动晶体管T1的栅极电位进行复位，同时，B组第一级扫描信号BSCAN（1）也为低电位。A组第二级扫描信
号ASCAN（2）和B组第二级扫描信号BSCAN（2）均为低电位时，数据信号DATA同时写入转存电
容C和存储电容Cst。B组第二级扫描信号BSCAN（2）为低电位时，转存电容C中的电信号对存
储电容Cst进行再次充电。

[0114] 其中，数据信号DATA的写入可以在一帧时间T的0.25 0.75T期间进行，而再次充电~
可以在一帧时间T的0.5 1T期间进行。
~

[0115] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

[0116] 以上对本申请实施例所提供的像素电路、驱动方法及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用
于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可
以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；
而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范
围。