半导体结构及其制作方法

摘要

本发明涉及一种半导体结构及其制作方法。所述半导体结构的制作方法包括：提供衬底，所述衬底上包括依次形成的多晶硅层、第一导电层、第一介质层、掩膜层和牺牲层；其中，所述牺牲层具有多个间隔分布的第一沟槽；于所述牺牲层上形成第一绝缘层；形成保护层，所述保护层仅覆盖位于所述牺牲层顶面上方的所述第一绝缘层的表面；去除位于所述第一沟槽底部的所述第一绝缘层；去除所述保护层、部分所述第一绝缘层、所述牺牲层和部分所述掩膜层，形成第一图案层；以所述第一图案层为掩膜去除部分所述第一介质层、部分所述第一导电层、部分所述多晶硅层，以形成位线结构。本发明能够得到侧壁平坦且形貌竖直的位线结构。

权利要求

1.一种半导体结构的制作方法，其特征在于，包括：提供衬底，所述衬底上包括依次形成的多晶硅层、第一导电层、第一介质层、掩膜层和牺牲层；其中，所述牺牲层具有多个间隔分布的第一沟槽且所述多晶硅层与所述衬底内的有源区电连接；

于所述牺牲层上形成第一绝缘层，所述第一绝缘层覆盖所述牺牲层的顶面、所述第一沟槽的底部和侧壁；

形成保护层，所述保护层仅覆盖位于所述牺牲层顶面上方的所述第一绝缘层的表面；

去除位于所述第一沟槽底部的所述第一绝缘层；

去除所述保护层、部分所述第一绝缘层、所述牺牲层和部分所述掩膜层，形成第一图案层；

以所述第一图案层为掩膜去除部分所述第一介质层、部分所述第一导电层、部分所述多晶硅层，以形成位线结构。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，包括：沉积碳材料于所述牺牲层顶面上方的所述第一绝缘层的表面，形成所述保护层。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述形成保护层的步骤包括：

使CH4经过等离子体反应分解成碳层，并沉积于所述牺牲层顶面上方的所述第一绝缘层的表面。

4.根据权利要求1所述的半导体结构的制作方法，其特征在于，包括：形成所述第一绝缘层的方法为原子层沉积法。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，包括：所述第一绝缘层的材料为二氧化硅。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，包括：所述形成保护层的步骤之后原位进行所述去除位于所述第一沟槽底部的所述第一绝缘层的步骤。

7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述去除位于所述第一沟槽底部的所述第一绝缘层包括：以所述保护层为掩膜，利用蚀刻工艺刻蚀位于所述第一沟槽底部的所述第一绝缘层。

8.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述去除所述保护层、部分所述第一绝缘层、所述牺牲层和部分所述掩膜层，形成第一图案层的步骤包括：利用刻蚀工艺去除所述保护层；

利用平坦化工艺去除所述牺牲层顶面上方的所述第一绝缘层；

利用刻蚀工艺去除所述牺牲层和部分所述掩膜 层。

9.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述衬底上还包括：金属阻挡层，所述金属阻挡层位于所述多晶硅层和所述第一导电层之间。

10.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述形成位线结构的步骤之后还包括：

形成位线隔离层，所述位线隔离层至少覆盖所述位线结构的侧壁。

11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述形成位线隔离层的步骤包括：

形成第一隔离层，所述第一隔离层至少覆盖所述位线结构的侧壁；

形成第二隔离层，所述第二隔离层覆盖所述第一隔离层的表面；

形成第三隔离层，所述第三隔离层覆盖所述第二隔离层的表面；

其中，所述第一隔离层、所述第二隔离层和所述第三隔离层构成所述位线隔离层。

12.根据权利要求11所述的半导体结构的制作方法，其特征在于，包括：形成所述第一隔离层的材料的致密度大于形成所述第二隔离层的材料的致密度且形成所述第一隔离层的材料的介电常数大于形成所述第二隔离层的材料的介电常数。

13.根据权利要求12所述的半导体结构的制作方法，其特征在于，包括：形成所述第一隔离层的材料与形成所述第三隔离层的材料相同。

14.根据权利要求13所述的半导体结构的制作方法，其特征在于，包括：形成所述第一隔离层的材料为氮化硅，形成所述第二隔离层的材料为氧化硅。

15.一种半导体结构，其特征在于，包括：衬底；

位线结构，位于所述衬底表面，所述位线结构采用如权利要求1‑14中任一项所述的半导体结构的制作方法形成。

说明书

半导体结构及其制作方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

[0002] 动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述
晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压
能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者
将数据信息写入到电容器中。

[0003] 随着半导体集成电路器件的特征尺寸不断缩小，对DRAM等半导体器件的制造工艺的要求越来越高，其中，对密集阵列区(Array)中位线(Bit Line，BL)的设计十分重要。当前
形成位线的工艺是在形成掩膜图形之后，将图形一步步的向下转移，最终得到位线图形。但
是，由于当前工艺的限制，掩膜图形在向下转移的过程中极易发生扭曲，从而导致最终形成
的位线结构形貌较差，例如在形成的位线的侧壁凹凸不平、位线整体倾斜等，不仅对最终形
成的半导体器件的性能造成影响，严重时甚至导致器件的报废，从而增加了半导体器件的
生产成本。

[0004] 因此，如何改善位线形貌，从而提高半导体结构的电性能，是当前亟待解决的技术问题。

发明内容

[0005] 本发明提供一种半导体结构及其制作方法，用于解决现有技术中形成的位线形貌较差的问题，以改善具有所述位线的半导体结构的良率，提高半导体结构的性能。

[0006] 为了解决上述问题，本发明提供了一种半导体结构的制作方法，包括如下步骤：

[0007] 提供衬底，所述衬底上包括依次形成的多晶硅层、第一导电层、第一介质层、掩膜层和牺牲层；其中，所述牺牲层具有多个间隔分布的第一沟槽且所述多晶硅层与所述衬底
内的有源区电连接；

[0008] 于所述牺牲层上形成第一绝缘层，所述第一绝缘层覆盖所述牺牲层的顶面、所述第一沟槽的底部和侧壁；

[0009] 形成保护层，所述保护层仅覆盖位于所述牺牲层顶面上方的所述第一绝缘层的表面；

[0010] 去除位于所述第一沟槽底部的所述第一绝缘层；

[0011] 去除所述保护层、部分所述第一绝缘层、所述牺牲层和部分所述掩膜层，形成第一图案层；

[0012] 以所述第一图案层为掩膜去除部分所述第一介质层、部分所述第一导电层、部分所述多晶硅层，以形成位线结构。

[0013] 可选的，包括：

[0014] 沉积碳材料于所述牺牲层顶面上方的所述第一绝缘层的表面，形成所述保护层。

[0015] 可选的，所述形成保护层的步骤包括：

[0016] 使CH4经过等离子体反应分解成碳层，并沉积于所述牺牲层顶面上方的所述第一绝缘层的表面。

[0017] 可选的，包括：

[0018] 形成所述第一绝缘层的方法为原子层沉积法。

[0019] 可选的，包括：

[0020] 所述第一绝缘层的材料为二氧化硅。

[0021] 可选的，包括：

[0022] 所述形成保护层的步骤之后原位进行所述去除位于所述第一沟槽底部的所述第一绝缘层的步骤。

[0023] 可选的，所述去除位于所述第一沟槽底部的所述第一绝缘层包括：

[0024] 以所述保护层为掩膜，利用蚀刻工艺刻蚀位于所述第一沟槽底部的所述第一绝缘层。

[0025] 可选的，所述去除所述保护层、部分所述第一绝缘层、所述牺牲层和部分所述掩膜层，形成第一图案层的步骤包括：

[0026] 利用刻蚀工艺去除所述保护层；

[0027] 利用平坦化工艺去除所述牺牲层顶面上方的所述第一绝缘层；

[0028] 利用刻蚀工艺去除所述牺牲层和部分所述掩模层。

[0029] 可选的，所述衬底上还包括：

[0030] 金属阻挡层，所述金属阻挡层位于所述多晶硅层和所述第一导电层之间。

[0031] 可选的，在所述形成位线结构的步骤之后还包括：

[0032] 形成位线隔离层，所述位线隔离层至少覆盖所述位线结构的侧壁。

[0033] 可选的，所述形成位线隔离层的步骤包括：

[0034] 形成第一隔离层，所述第一隔离层至少覆盖所述位线结构的侧壁；

[0035] 形成第二隔离层，所述第二隔离层覆盖所述第一隔离层的表面；

[0036] 形成第三隔离层，所述第三隔离层覆盖所述第二隔离层的表面；

[0037] 其中，所述第一隔离层、所述第二隔离层和所述第三隔离层构成所述位线隔离层。

[0038] 可选的，包括：

[0039] 形成所述第一隔离层的材料的致密度大于形成所述第二隔离层的材料的致密度且形成所述第一隔离层的材料的介电常数大于形成所述第二隔离层的材料的介电常数。

[0040] 可选的，包括：

[0041] 形成所述第一隔离层的材料与形成所述第三隔离层的材料相同

[0042] 可选的，包括：

[0043] 形成所述第一隔离层的材料为氮化硅，形成所述第二隔离层的材料为氧化硅。

[0044] 为了解决上述问题，本发明还提供了一种半导体结构，包括：

[0045] 衬底；

[0046] 位线结构，位于所述衬底表面，所述位线结构采用如权利要求1‑14中任一项所述的半导体结构的制作方法形成。

[0047] 本发明提供的半导体结构及其制作方法，通过形成保护层，所述保护层仅覆盖位于牺牲层的顶面的第一绝缘层，使得后续在去除第一沟槽底部的所述第一绝缘层时，能够
避免损伤所述牺牲层顶面以及所述第一沟槽侧壁的所述第一绝缘层，使得将所述牺牲层中
的图形向下转移之后，能够得到侧壁平坦、光滑、且形貌竖直的位线结构，提高了半导体结
构中位线形貌的均匀性、一致性，有助于改善半导体结构的电性能。

附图说明

[0048] 附图1是本发明具体实施方式中半导体结构的制作方法流程图；

[0049] 附图2A‑2N是本发明具体实施方式在制作半导体结构的过程中主要的工艺截面示意图。

具体实施方式

[0050] 下面结合附图对本发明提供的半导体结构及其制作方法的具体实施方式做详细说明。

[0051] 本具体实施方式提供了一种半导体结构的制作方法，附图1是本发明具体实施方式中半导体结构的制作方法流程图，附图2A‑2N是本发明具体实施方式在制作半导体结构
的过程中主要的工艺截面示意图。如图1、图2A‑图2N所示，本具体实施方式提供的半导体结
构的制作方法，包括如下步骤：

[0052] 步骤S11，提供衬底20，所述衬底上包括依次形成的多晶硅层221、第一导电层223、第一介质层23、掩膜层40和牺牲层41；其中，所述牺牲层41具有多个间隔分布的第一沟槽
261且所述多晶硅层221与所述衬底20内的有源区42电连接，如图2A所示。

[0053] 具体来说，所述衬底20可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)或者GOI(Germanium On Insulator，绝缘体上锗)等。本具体实施
方式中以所述衬底20为Si衬底为例进行说明。所述衬底20内具有呈阵列排布的多个有源区
(Active Area，AA)42，相邻所述有源区42之间通过浅沟槽隔离结构(Shallow Trench 
Isolation，STI)203进行电性隔离。所述浅沟槽隔离结构203是通过在所述衬底20内部形成
凹槽，并于所述凹槽内部填充绝缘材料形成。所述浅沟槽隔离结构203的材料可以是但不限
于氧化物材料。

[0054] 本具体实施方式以所述有源区42包括第一有源区201和第二有源区202为例进行说明，且所述第一有源区201和所述第二有源区202在所述衬底20内部交替排布。在其他具
体实施方式中，本领域技术人员也可以根据实际需要使得所述有源区42仅包括第一有源区
201或者仅包括第二有源区202。

[0055] 可选的，所述衬底20上还包括：

[0056] 金属阻挡层222，所述金属阻挡层222位于所述多晶硅层221和所述第一导电层223之间。

[0057] 在本具体实施方式中，提供所述衬底20之后，可以通过对所述衬底20进行刻蚀、填充、掺杂等步骤形成所述有源区和所述浅沟槽隔离结构203。之后，依次沉积多晶硅材料、金
属阻挡材料、第一导电材料、第一介质材料、掩膜材料和牺牲材料于所述衬底20表面。举例
来说，首先，沉积第二介质材料(例如氮化硅)于所述衬底20表面，形成间隔层21。接着，刻蚀
所述间隔层21和部分所述衬底20，在暴露所述衬底20内部的所述有源区42之后沉积多晶硅
材料，形成所述多晶硅层221，所述多晶硅层221与所述衬底20内部的所述有源区42直接接
触并覆盖所述间隔层21的表面。之后，沉积TiN等金属阻挡材料于所述多晶硅层221表面，形
成金属阻挡层222。最后，沉积W等金属导电材料于所述金属阻挡层222表面，形成第一导电
层223。所述金属阻挡层222不仅用于阻挡所述第一导电层223中的金属粒子向所述多晶硅
层221中扩散，还能够增大所述第一导电层223与所述多晶硅层221之间的粘附性。

[0058] 本具体实施方式以所述掩膜层40包括第一掩膜层24和第二掩膜层25这两层掩膜层、且所述牺牲层41包括第一牺牲层26和第二牺牲层27这两层牺牲层为例进行说明。具体
来说，在形成所述第一导电层223之后，沉积第一掩膜材料于所述第一导电层223表面，形成
所述第一掩膜层24。之后，沉积第二掩膜材料于所述第一掩膜层24表面，形成第二掩膜层
25。所述第一掩膜层24的材料可以是ACL(无定形碳)，所述第二掩膜层25的材料可以为
SION。接着，在所述第二掩膜层25表面沉积第一牺牲材料，形成所述第一牺牲层26。本领域
技术人员还可以在刻蚀所述第一牺牲层26形成所述第一沟槽261之前，在所述第一牺牲层
26之上沉积第二牺牲材料，形成覆盖所述第一牺牲层26的第二牺牲层27。之后，以所述第二
掩膜层25为刻蚀停止层，沿垂直于所述衬底20的方向刻蚀所述第二牺牲层27和所述第一牺
牲层26，形成所述第一沟槽261。所述第一沟槽261沿垂直于所述衬底20的方向连续贯穿所
述第二牺牲层27和所述第一牺牲层26。本领域技术人员也可以根据实际需要使得所述掩膜
层40仅包括一层掩膜层。本领域技术人员也可以根据实际需要使得所述牺牲层41仅包括一
层牺牲层。

[0059] 所述第一牺牲层26的材料可以为SOH(旋涂硬掩模材料)，所述第二牺牲层27的材料可以为SION(氮氧化硅)。或者，所述第一牺牲层26的材料为氮氧化硅，所述第二牺牲层27
的材料与所述第一牺牲层26不同。

[0060] 步骤S12，于所述牺牲层41上形成第一绝缘层28，所述第一绝缘层28覆盖所述牺牲层41的顶面、所述第一沟槽261的底部和侧壁，如图2A所示。

[0061] 可选的，所述半导体结构的制作方法，包括：

[0062] 形成所述第一绝缘层28的方法为原子层沉积法。

[0063] 具体来说，在形成所述第一沟槽261之后，可以采用原子层沉积工艺沉积第一绝缘材料，形成所述第一绝缘层28。所述第一绝缘层28覆盖于所述第一沟槽261的内壁和所述第
二牺牲层27的顶面(即所述第二牺牲层27背离所述衬底20的表面)。原子层沉积法相较于其
他沉积方法能够精确控制所述第一绝缘层28的厚度，并可以控制第一绝缘层28在各个位置
的厚度相同，从而达到工艺要求。所述第一绝缘层28的材料可以为二氧化硅。形成二氧化硅
的工艺简单，成本较低，且形成的二氧化硅紧密贴附于所述第一沟槽261的侧壁表面，从而
使后续形成的半导体结构的形貌符合要求。

[0064] 步骤S13，形成保护层29，所述保护层29仅覆盖位于所述牺牲层41顶面上方的所述第一绝缘层28的表面，如图2B所示。

[0065] 本领域技术人员可以根据实际需要选择合适的方式使得所述保护层29覆盖且仅覆盖于所述第二牺牲层27顶面的所述第一绝缘层28之上，位于所述第一沟槽261内壁(包括
所述第一沟槽261的底壁和侧壁)上的所述第一绝缘层28未覆盖有所述保护层29。为了更好
的保护所述第一沟槽261侧壁的所述第一绝缘层28，所述保护层29与所述第一绝缘层28之
间应该具有较高的刻蚀选择比，例如，在相同的刻蚀条件下，所述保护层29与所述第一绝缘
层28之间的刻蚀选择比大于10。

[0066] 可选的，所述半导体结构的制作方法，包括：

[0067] 沉积碳材料于所述牺牲层41顶面上方的所述第一绝缘层28的表面，形成所述保护层29。

[0068] 可选的，所述形成保护层29的步骤包括：

[0069] 使CH4经过等离子体反应分解成碳层，并沉积于所述牺牲层41顶面上方的所述第一绝缘层26的表面。

[0070] 本具体实施方式采用等离子体增强化学气相沉积工艺形成所述碳层。具体来说，将如图2A所示的衬底20置于所述反应腔室之后，传输CH4等碳基气体至所述反应腔室内，CH4
等碳基气体在低温、低压、真空的条件下经过交变电场，通过设置合适的射频电压，使得CH4
等碳基气体发生等离子体反应分解成碳层，反应如下所示：

[0071] CH4→CH3·+H

[0072] CH4→CH2·+2H

[0073] CH4→CH·+3H

[0074] CH4→C·+4H

[0075] 在低温、低压条件下，相对分子质量较轻的CH3、·CH2、·CH、·C·等含碳自由基基团仅沉积在所述第二牺牲层27顶面的所述第一绝缘层28之上，从而使得形成的所述保护
层29覆盖且仅覆盖位于所述第二牺牲层27的顶面的所述第一绝缘层28，所述第一沟槽261
内部不会有CH3、·CH2、·CH、·C·等含碳自由基基团的进入，即所述第一沟槽261内部不
会沉积碳层。

[0076] 本具体实施方式中所述的低压是指压力在2毫托到100毫托之间。所述低温是指温度在20℃到40℃之间。

[0077] 本具体实施方式是以CH4作为反应气体生成碳层为例进行说明，本领域技术人员也可以根据实际需要选择其他的烃类气体来形成所述碳层，例如C2H6、C2H2等。

[0078] 可选的，所述保护层29覆盖所述牺牲层41的整个顶面之上的所述第一绝缘层28。本具体实施方式通过精确控制所述保护层29的覆盖位置，能够对所述第一沟槽261侧壁的
所述第一绝缘层28进行有效的保护。

[0079] 步骤S14，去除位于所述第一沟槽261底部的所述第一绝缘层28，如图2C所示。

[0080] 可选的，去除位于所述第一沟槽261底部的所述第一绝缘层28包括：

[0081] 以所述保护层29为掩膜，利用蚀刻工艺刻蚀位于所述第一沟槽261底部的所述第一绝缘层28。

[0082] 具体来说，形成仅覆盖位于所述第二牺牲层27的顶面的所述第一绝缘层28之上的所述保护层29之后，再对所述第一沟槽261底部的所述第一绝缘层28进行刻蚀的过程中，可
以避免对所述第一沟槽261侧壁的所述第一绝缘层28的损伤，从而能够确保刻蚀完所述第
一沟槽261底部的所述第一绝缘层28之后，所述第一沟槽261侧壁的所述第一绝缘层28不受
损伤，具有较为平坦、顺滑、竖直的形貌，改善了后续向下转移的图案的形貌，从而确保了后
续形成的位线的侧壁形貌平坦、光滑。

[0083] 可选的，所述保护层29的厚度大于所述第一绝缘层28的厚度。

[0084] 具体来说，在刻蚀所述第一沟槽261底部的所述第一绝缘层28的过程中，会造成对部分所述保护层29的刻蚀，因此，将所述保护层29的厚度设置为大于所述第一绝缘层28的
厚度，使得即便是对所述保护层29进行了部分刻蚀，在所述第一沟槽261底部的所述第一绝
缘层28去除的过程中，所述第二牺牲层27顶面的所述第一绝缘层28之上一直覆盖有所述保
护层29，从而更好的保护所述第一沟槽261侧壁的所述第一绝缘层28。

[0085] 可选的，所述半导体结构的制作方法，包括：

[0086] 所述形成保护层29的步骤之后原位进行所述去除位于所述第一沟槽261底部的所述第一绝缘层28的步骤。

[0087] 具体来说，所述形成保护层29的步骤与所述去除位于所述第一沟槽261底部的所述第一绝缘层28的步骤在同一机台内部完成，不仅无需将半导体结构在不同机台之间进行
转移，简化了半导体结构的制作步骤，而且避免了转移过程中对半导体结构可能造成的污
染，确保了半导体结构的良率。

[0088] 步骤S15，去除所述保护层29、部分所述第一绝缘层28、所述牺牲层41和部分所述掩膜层40，形成第一图案层。

[0089] 可选的，去除所述保护层29、部分所述第一绝缘层28、所述牺牲层41和部分所述掩膜层40，形成第一图案层的步骤包括：

[0090] 利用刻蚀工艺去除所述保护层29，如图2D所示；

[0091] 利用平坦化工艺去除所述牺牲层41顶面上方的所述第一绝缘层28，如图2E所示；

[0092] 利用刻蚀工艺去除所述牺牲层41和部分所述掩膜层40。

[0093] 具体来说，在打开所述第一沟槽261底部的所述第一绝缘层28之后，利用刻蚀工艺剥离残留的所述保护层29，暴露位于所述第二牺牲层27顶面之上的所述第一绝缘层28，如
图2D所示。接着，以所述第二牺牲层27为研磨截止层，采用化学机械研磨工艺等平坦化工艺
去除位于所述第二牺牲层27顶面之上的所述绝缘层28，暴露所述第二牺牲层27，如图2E所
示。

[0094] 在暴露所述第二牺牲层27之后，采用湿法刻蚀工艺或干法刻蚀工艺刻蚀掉所述第二牺牲层27和所述第一牺牲层26，于图2E中所述第一牺牲层26的位置形成第二沟槽262，如
图2F所示。在沿平行于所述衬底20表面的方向上，所述第一沟槽261与所述第二沟槽262交
替排布，且所述第一绝缘层28用于隔离相邻的所述第一沟槽261和所述第二沟槽262。所述
第一沟槽261的宽度与所述第二沟槽262的宽度可以相同，也可以不同。所述第一沟槽261的
宽度是指所述第一沟槽261的内径，所述第二沟槽262的宽度是指所述第二沟槽262的内径。

[0095] 在形成所述第一沟槽261和所述第二沟槽262之后，先以所述第一沟槽261和所述第二沟槽262为掩膜图形刻蚀所述第二掩膜层25，延伸所述第一沟槽261和所述第二沟槽
262至所述第二掩膜层25中，即使得所述第一沟槽261和所述第二沟槽262均沿垂直于所述
衬底20的方向贯穿所述第二掩膜层25，形成如图2G所示的结构。接着，继续向下转移图案，
通过刻蚀部分的所述第一掩膜层24，于所述第一掩膜层24中形成与所述第一沟槽261对应
的第五沟槽241、以及与所述第二沟槽262对应的第六沟槽242。剥离所述第一掩膜层24上方
残留的所述第一绝缘层28和所述第二掩膜层25之后，得到如图2H所示结构。本具体实施方
式中所述的第一图案层即为包括所述第五沟槽241和第六沟槽242的所述第一掩膜层24。由
于所述第一沟槽261和所述第二沟槽262具有平坦、竖直的侧壁形貌，因此，在所述第一掩膜
层24中形成的所述第五沟槽241和所述第六沟槽242也具有平坦、竖直的侧壁形貌，避免了
所述第一图案层的扭曲问题。

[0096] 步骤S16，以所述第一图案层为掩膜去除部分所述第一介质层23、部分所述第一导电层223、部分所述多晶硅层221，以形成位线结构，如图2K所示。

[0097] 具体来说，首先，沿所述第一掩膜层24中的所述第五沟槽241和所述第六沟槽242刻蚀所述第一介质层23，于所述第一介质层23中形成与所述第一沟槽261对应的第三沟槽
301和与所述第二沟槽262对应的第四沟槽302，如图2I所示；

[0098] 接着，沿所述第一介质层23中的所述第三沟槽301和所述第四沟槽302依次刻蚀所述第一导电层223和所述金属阻挡层222，将所述第三沟槽301和所述第四沟槽302延伸至所
述第一导电层223和所述金属阻挡层222内部，即所述第三沟槽301和所述第四沟槽302均沿
垂直于所述衬底20的方向贯穿所述第一导电层223和所述金属阻挡层222，在剥离所述第一
掩膜层24之后，得到如图2J所示的结构。

[0099] 之后，继续向下刻蚀所述多晶硅层221，延伸所述第三沟槽301和所述第四沟槽302均至所述衬底20内部或者所述衬底20表面，形成如图2K所示的结构。

[0100] 本具体实施方式是以分步刻蚀所述第一导电层223、所述金属阻挡层222和所述多晶硅层221为例进行说明。在其他具体实施方式中，本领域技术人员也可以根据所述第一导
电层223、所述金属阻挡层222和所述多晶硅层221的具体材料，选择合适的刻蚀剂，通过一
步刻蚀所述第一导电层223、所述金属阻挡层222和所述多晶硅层221，以简化半导体结构的
制作方法。

[0101] 可选的，所述衬底20内的有源区42包括第一有源区201和第二有源区202；形成位线结构的具体步骤包括：

[0102] 沿所述第一沟槽261和所述第二沟槽262刻蚀所述第一介质层23、所述第一导电层223、所述金属阻挡层222和所述多晶硅层221，形成与所述第一沟槽261对应的第三沟槽301
和与所述第二沟槽262对应的第四沟槽302，所述第三沟槽301和所述第四沟槽302将所述第
一介质层23、所述第一导电层223、所述金属阻挡层222和所述多晶硅层221分割为第一位线
结构32和第二位线结构33，所述第一位线结构32与所述第一有源区201接触，所述第二位线
结构33与所述第二有源区202不接触。

[0103] 本具体实施方式形成的所述第一位线结构32和所述第二位线结构33的侧壁平坦光滑，且所述第一位线结构32和所述第二位线结构33形貌竖直。

[0104] 可选的，在所述形成位线结构的步骤之后还包括：

[0105] 形成位线隔离层，所述位线隔离层至少覆盖所述位线结构的侧壁。

[0106] 可选的，所述形成位线隔离层的步骤包括：

[0107] 形成第一隔离层311，所述第一隔离层311至少覆盖所述位线结构的侧壁，如图2L所示；

[0108] 形成第二隔离层312，所述第二隔离层312覆盖所述第一隔离层311的表面，如图2M所示；

[0109] 形成第三隔离层313，所述第三隔离层313覆盖所述第二隔离层312的表面，如图2N所示；

[0110] 其中，所述第一隔离层311、所述第二隔离层312和所述第三隔离层313构成所述位线隔离层。

[0111] 具体来说，在形成所述第一位线结构32和所述第二位线结构33之后，同时沉积第一隔离材料于所述第一位线结构32的表面、所述第二位线结构33的表面、暴露的所述衬底
20表面、以及所述间隔层21表面，形成第一隔离层311，如图2L所示。接着，沉积第二隔离材
料于所述第一隔离层311表面，形成完整覆盖所述第一隔离层311的第二隔离层312，如图2M
所示。之后，沉积第三隔离材料于所述第二隔离层312表面，形成完整覆盖所述第二隔离层
312的第三隔离层313，如图2N所示。所述位线隔离层不仅用于分隔相邻的所述位线结构，还
能够避免所述位线结构的侧壁氧化，确保所述位线结构的电性能。

[0112] 为了同时获得减小寄生电容和保护位线结构的功能，可选的，所述半导体结构的制作方法，还包括：

[0113] 形成所述第一隔离层311的材料的致密度大于形成所述第二隔离层312的材料的致密度且形成所述第一隔离层311的材料的介电常数大于形成所述第二隔离层312的材料
的介电常数。

[0114] 形成所述第一隔离层311的材料可以与形成所述第三隔离层313的材料相同，但是，形成所述第一隔离层311的材料或者形成所述第三隔离层313的材料应与形成所述第二
隔离层312的材料不同。例如，形成所述第一隔离层311的材料可以为氮化物材料(例如氮化
硅)，形成所述第二隔离层312的材料可以为氧化物材料(例如氧化硅)，形成N‑O‑N结构的所
述位线隔离层。

[0115] 所述第一隔离层311、所述第二隔离层312和所述第三隔离层313之间的厚度关系，可以根据形成所述第一隔离层311、形成所述第二隔离层312和形成所述第三隔离层313的
材料的介电常数确定。例如，当形成所述第一隔离层311的材料和形成所述第三隔离层313
的材料均为氮化硅，形成所述第二隔离层312的材料为氧化硅时，所述第一隔离层311的厚
度与所述第三隔离层313的厚度相同，且所述第一隔离层311的厚度大于所述第二隔离层
312的厚度。

[0116] 不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的所述半导体结构可以采用如图1、图2A‑图2N所示的半导体结构的制作方法形成，本具体实施
方式提供的半导体结构的示意图可参见图2N。如图2A‑图2N所示，本具体实施提供的半导体
结构，包括：

[0117] 衬底20；

[0118] 位线结构，位于所述衬底20表面，所述位线结构采用上任一项所述的半导体结构的制作方法形成。

[0119] 本具体实施方式提供的半导体结构及其制作方法，通过形成保护层，所述保护层覆盖且仅覆盖位于牺牲层的顶面的第一绝缘层，使得后续在去除第一沟槽底部的所述第一
绝缘层时，能够避免损伤所述第一牺牲层顶面以及所述第一沟槽侧壁的所述第一绝缘层，
使得将所述牺牲层中的图形向下转移之后，能够得到侧壁平坦、光滑、且形貌竖直的位线，
提高了半导体结构中位线形貌的均匀性、一致性，有助于改善半导体结构的电性能。

[0120] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为
本发明的保护范围。