电容耦合式电平移位器

摘要

本申请涉及一种电容耦合式电平移位器。公开了一种半桥式GaN电路。所述电路包含：低侧电源开关，其经配置以根据一或多个输入信号而选择性地导电；高侧电源开关，其经配置以根据所述一或多个输入信号而选择性地导电；和高侧电源开关控制器，其经配置以基于所述一或多个输入信号而控制所述高侧电源开关的导电性。所述高侧电源开关控制器包含电容器和逻辑电路，其中所述电容器经配置以将基于所述输入信号的信号电容性耦合到所述逻辑电路，且所述逻辑电路经配置以基于所述电容耦合式信号而控制所述高侧电源开关的导电性。

权利要求

1.一种包含在基于GaN的裸片中的半桥式电路，包括：开关节点；

低侧电源开关，被配置为根据一个或多个输入信号选择性地传导来自所述开关节点的电流；

高侧电源开关，被配置为根据所述一个或多个输入信号选择性地将电流传导至所述开关节点；以及

高侧电源开关控制器，包括：

第一功率节点，具有第一电源电压，其中，所述第一电源电压以所述开关节点处的开关电压为参考；

电压产生器，被配置为在VMID节点处产生第二电源电压，其中所述第二电源电压介于所述第一电源电压和所述开关电压之间，并且其中所述第二电源电压基于所述第一电源电压而产生，

第一逻辑电路，其中所述第一逻辑电路的第一负电源端连接至所述VMID节点，并且其中所述第一逻辑电路的第一正电源端连接至所述第一功率节点，第二逻辑电路，具有连接至所述开关节点的第二负电源端，以及电容器，被配置为将来自所述第一逻辑电路的输出信号电容性耦合至所述第二逻辑电路的输入端，

其中，所述第二逻辑电路被配置为基于所述电容性耦合的信号来控制所述高侧电源开关的导通性。

2.根据权利要求1所述的电路，其中，所述输入信号以第一电压为参考，并且所述电容性耦合的信号以第二电压为参考。

3.根据权利要求2所述的电路，其中，所述第一电压是接地电压，并且所述第二电压根据所述输入信号而变化。

4.根据权利要求1所述的电路，其中，所述第一逻辑电路的输入阈值根据所述第一功率节点的电压的变化而变化。

5.根据权利要求1所述的电路，进一步包括低侧电源开关控制器，所述低侧电源开关控制器被配置为根据所述一个或多个输入信号来控制所述低侧电源开关的导通性，并根据所述一个或多个输入信号来产生电平移位信号，其中，所述电平移位信号使所述第一逻辑电路产生所述第一逻辑电路的所述输出信号。

6.根据权利要求1所述的电路，其中，所述高侧电源开关控制器进一步包括：第三逻辑电路，其中所述第三逻辑电路的第三负电源端被配置为接收所述第二电源电压，并且其中所述第三逻辑电路的第二正电源端被配置为接收所述第一电源电压，第四逻辑电路，具有连接至所述开关节点的第四负电源端，以及第二电容器，被配置为将来自所述第三逻辑电路的输出信号电容性耦合至所述第四逻辑电路的输入端，

其中，所述第四逻辑电路被配置为基于所述电容性耦合的信号来控制所述高侧电源开关的导通性。

7.根据权利要求6所述的电路，其中所述第二逻辑电路被配置为响应于所述电容性耦合的信号而使所述高侧电源开关变为导通，并且其中所述第四逻辑电路被配置为响应于所述电容性耦合的信号而使所述高侧电源开关变为非导通。

8.根据权利要求1所述的电路，其中所述电压产生器包括齐纳二极管，并且其中所述VMID节点处的电源电压比所述功率节点的电压小所述齐纳二极管的击穿电压。

9.根据权利要求1所述的电路，其中所述高侧电源开关控制器进一步包括锁存器，其中所述第二逻辑电路被配置为基于所述电容性耦合的信号而产生一个或多个锁存器输入信号，其中所述锁存器被配置为接收所述锁存器输入信号并基于所述锁存器输入信号而产生一个或多个锁存器输出信号，并且其中所述锁存器输出信号控制所述高侧电源开关的导通性。

10.根据权利要求9所述的电路，其中所述高侧电源开关控制器进一步包括电源开关驱动器，其中所述电源开关驱动器被配置为接收所述锁存器输出信号，并基于所述锁存器输出信号而控制所述高侧电源开关的导通性。

11.一种电子组件，包括：

封装基底；以及

至少一个基于GaN的裸片，所述至少一个基于GaN的裸片固定到所述封装基底并包括电子电路，所述电子电路包括：

开关节点，

低侧电源开关，被配置为根据一个或多个输入信号选择性地传导来自所述开关节点的电流，

高侧电源开关，被配置为根据所述一个或多个输入信号选择性地将电流传导至所述开关节点，以及

高侧电源开关控制器，包括：

第一功率节点，具有第一电源电压，其中，所述第一电源电压以所述开关节点处的开关电压为参考，

电压产生器，被配置为在VMID节点处产生第二电源电压，其中所述第二电源电压介于所述第一电源电压和所述开关电压之间，并且其中所述第二电源电压基于所述第一电源电压而产生，

第一逻辑电路，其中所述第一逻辑电路的第一负电源端连接至所述VMID节点，并且其中所述第一逻辑电路的第一正电源端连接至所述第一功率节点，第二逻辑电路，具有连接至所述开关节点的第二负电源端，以及电容器，被配置为将来自所述第一逻辑电路的输出信号电容性耦合至所述第二逻辑电路的输入端，

其中，所述第二逻辑电路被配置为基于所述电容性耦合的信号来控制所述高侧电源开关的导通性。

12.根据权利要求11所述的电子组件，其中，所述输入信号以第一电压为参考，并且所述电容性耦合的信号以第二电压为参考。

13.根据权利要求12所述的电子组件，其中，所述第一电压是接地电压，并且所述第二电压根据所述输入信号而变化。

14.根据权利要求11所述的电子组件，其中，所述第一逻辑电路的输入阈值根据所述第一功率节点的电压的变化而变化。

15.根据权利要求11所述的电子组件，进一步包括低侧电源开关控制器，所述低侧电源开关控制器被配置为根据所述一个或多个输入信号来控制所述低侧电源开关的导通性，并根据所述一个或多个输入信号来产生电平移位信号，其中，所述电平移位信号使所述第一逻辑电路产生所述第一逻辑电路的所述输出信号。

16.根据权利要求11所述的电子组件，其中，所述高侧电源开关控制器进一步包括：第三逻辑电路，其中所述第三逻辑电路的第三负电源端被配置为接收所述第二电源电压，并且其中所述第三逻辑电路的第二正电源端被配置为接收所述第一电源电压，第四逻辑电路，具有连接至所述开关节点的第四负电源端，以及第二电容器，被配置为将来自所述第三逻辑电路的输出信号电容性耦合至所述第四逻辑电路的输入端，

其中，所述第四逻辑电路被配置为基于所述电容性耦合的信号来控制所述高侧电源开关的导通性。

17.根据权利要求16所述的电子组件，其中所述第二逻辑电路被配置为响应于所述电容性耦合的信号而使所述高侧电源开关变为导通，并且其中所述第四逻辑电路被配置为响应于所述电容性耦合的信号而使得所述高侧电源开关变为非导通。

18.根据权利要求11所述的电子组件，其中所述电压产生器包括齐纳二极管，并且其中所述VMID节点处的电源电压比所述功率节点的电压小所述齐纳二极管的击穿电压。

19.根据权利要求11所述的电子组件，其中所述高侧电源开关控制器进一步包括锁存器，其中所述第二逻辑电路被配置为基于所述电容性耦合的信号而产生一个或多个锁存器输入信号，其中所述锁存器被配置为接收所述锁存器输入信号并基于所述锁存器输入信号而产生一个或多个锁存器输出信号，并且其中所述锁存器输出信号控制所述高侧电源开关的导通性。

20.根据权利要求19所述的电子组件，其中所述高侧电源开关控制器进一步包括电源开关驱动器，其中所述电压开关驱动器被配置为接收所述锁存器输出信号，并基于所述锁存器输出信号而控制所述高侧电源开关的导通。

说明书

电容耦合式电平移位器

[0001] 本申请是2018年11月14日向中国专利局提交的申请号为201811351280.5、题为“电容耦合式电平移位器”的母案申请的分案申请，该母案申请要求2017年11月15日提交的
美国申请US 15/814,317的优先权。

技术领域

[0002] 本发明大体上涉及功率转换电路，且具体地说涉及利用一或多个基于GaN的半导体装置的功率转换电路。

背景技术

[0003] 例如计算机、服务器和电视等等电子装置使用一或多个电能转换电路以将一种形式的电能转换成另一种形式的电能。一些电能转换电路使用称为半桥转换器的电路拓扑来
将高DC电压转换成更低DC电压。因为许多电子装置对电力转换电路的大小和效率敏感，所
以可能需要新型半桥转换器电路和组件来满足新型电子装置的需要。

发明内容

[0004] 一个一般方面包含一种半桥式GaN电路，其包含：经配置以根据一或多个输入信号而选择性地导电的低侧电源开关。所述半桥式GaN电路还包含经配置以根据所述一或多个
输入信号而选择性地导电的高侧电源开关和经配置以基于所述一或多个输入信号而控制
所述高侧电源开关的导电性的高侧电源开关控制器。所述高侧电源开关控制器包含电容器
和逻辑电路。所述电容器经配置以将基于所述输入信号的信号电容性耦合到所述逻辑电
路，且所述逻辑电路经配置以基于所述电容耦合式信号而控制所述高侧电源开关的导电
性。

[0005] 实施方案可包含以下特征中的一或多个。在所述电路中，所述输入信号参考第一电压且电容耦合式信号参考第二电压。在所述电路中，所述第一电压是接地电压且所述第
二电压根据所述输入信号而改变。所述电路进一步包含反相或非反相逻辑门，其具有基于
功率节点的电压的输入阈值，其中所述功率节点的电压具有根据所述输入信号而改变的电
压。在所述电路中，所述逻辑门的所述输入阈值根据所述功率节点的电压的改变而改变。在
所述电路中，所述逻辑门的电源端连接到所述功率节点。所述电路进一步包含经配置以在
VMID节点处产生供电电压的电压产生器，其中所述供电电压是基于所述功率节点的电压，
其中所述逻辑门的接地端连接到所述VMID节点，且其中所述逻辑门的输入阈值电压介于所
述功率节点的电压与所述VMID节点处的所述供电电压之间。在所述电路中，所述电压产生
器包含齐纳二极管，且其中所述VMID节点处的所述供电电压大体上比所述功率节点的电压
小了所述齐纳二极管的击穿电压。在所述电路中，所述高侧电源开关控制器进一步包含锁
存器，其中所述逻辑电路经配置以基于所述锁存器的电容耦合式信号而产生一或多个锁存
器输入信号，其中所述锁存器经配置以接收所述锁存器输入信号并基所述锁存器输入信号
于而产生一或多个锁存器输出信号，且其中所述锁存器输出信号控制所述高侧电源开关的
导电性。在所述电路中，所述高侧电源开关控制器进一步包含电源开关驱动器，其中所述驱
动器经配置以接收所述锁存器输出信号并基于所述锁存器输出信号而控制所述高侧电源
开关的导电性。

[0006] 一个一般方面包含一种电子组件，其包含：封装基底；以及固定到所述封装基底并包含电子电路的至少一个基于GaN的裸片。所述电子电路包含经配置以根据一或多个输入
信号而选择性地导电的低侧电源开关。所述电子电路还包含经配置以根据所述一或多个输
入信号而选择性地导电的高侧电源开关和经配置以基于所述一或多个输入信号而控制所
述高侧电源开关的导电性的高侧电源开关控制器。所述高侧电源开关控制器包含电容器和
逻辑电路。所述电容器经配置以将基于所述输入信号的信号电容性耦合到所述逻辑电路，
且所述逻辑电路经配置以基于所述电容耦合式信号而控制所述高侧电源开关的导电性。

[0007] 实施方案可包含以下特征中的一或多个。在所述电子组件中，所述输入信号参考第一电压且电容耦合式信号参考第二电压。在所述电子组件中，所述第一电压是接地电压
且所述第二电压根据所述输入信号而改变。所述电子组件进一步包含反相或非反相逻辑
门，其具有基于功率节点的电压的输入阈值，其中所述功率节点的电压具有根据所述输入
信号而改变的电压。在所述电子组件中，所述逻辑门的所述输入阈值根据所述功率节点的
电压的改变而改变。在所述电子组件中，所述逻辑门的电源端连接到所述功率节点。所述电
子组件进一步包含经配置以在VMID节点处产生供电电压的电压产生器，其中所述供电电压
是基于所述功率节点的电压，其中所述逻辑门的接地端连接到所述VMID节点，且其中所述
逻辑门的输入阈值电压介于所述功率节点的电压与所述VMID节点处的所述供电电压之间。
在所述电子组件中，所述电压产生器包含齐纳二极管，且其中所述VMID节点处的所述供电
电压大体上比所述功率节点的电压小了所述齐纳二极管的击穿电压。在所述电子组件中，
所述高侧电源开关控制器进一步包含锁存器，其中所述逻辑电路经配置以基于所述锁存器
的电容耦合式信号而产生一或多个锁存器输入信号，其中所述锁存器经配置以接收所述锁
存器输入信号并基所述锁存器输入信号于而产生一或多个锁存器输出信号，且其中所述锁
存器输出信号控制所述高侧电源开关的导电性。在所述电子组件中，所述高侧电源开关控
制器进一步包含电源开关驱动器，其中所述驱动器经配置以接收所述锁存器输出信号并基
于所述锁存器输出信号而控制所述高侧电源开关的导电性。

附图说明

[0008] 图1是根据本发明的实施例的半桥式电力转换电路的简化示意图；

[0009] 图2是图1中所说明的低侧控制电路内的电路的简化示意图；

[0010] 图3是图1中所说明的第一电平移位晶体管的示意图；

[0011] 图4是图1中所说明的电平移位驱动器电路的示意图；

[0012] 图5是图1中所说明的消隐脉冲产生器电路的示意图；

[0013] 图6是图5中说明的消隐脉冲产生器内的波形的实例；

[0014] 图7是图1中所说明的引导晶体管驱动电路的示意图；

[0015] 图8是图1中所说明的低侧晶体管驱动电路的框图；

[0016] 图9是图1中所说明的启动电路的示意图；

[0017] 图10是可用作图9的示意图中的二极管钳的一系列二极管连接式基于GaN的增强型晶体管；

[0018] 图11是图1中所说明的UVLO电路的示意图；

[0019] 图12是图1中所说明的引导电容器充电电路的示意图；

[0020] 图13是相比于图12中所说明的电路的替代性引导电容器充电电路的示意图；

[0021] 图14是图1中所说明的高侧逻辑和控制电路的示意图；

[0022] 图15是图14中所说明的第一电平移位接收电路的示意图；

[0023] 图16是图14中所说明的第二电平移位接收电路的示意图；

[0024] 图17是图14中说明的上拉触发电路的示意图；

[0025] 图18是图14中所说明的高侧UVLO电路的示意图；

[0026] 图19是图14中所说明的高侧晶体管驱动器电路的示意图；

[0027] 图20是图14中说明的高侧参考电压产生电路的示意图；

[0028] 图21是根据本发明的另一实施例的半桥式电力转换电路的简化示意图；

[0029] 图22是图21中所说明的低侧控制电路内的电路的简化示意图；

[0030] 图23是图22中所说明的第一电平移位晶体管的示意图；

[0031] 图24是图22中所说明的反相器/缓冲器电路的示意图；

[0032] 图25是图22中所说明的接通脉冲产生器电路的示意图；

[0033] 图26是图22中所说明的关断消隐脉冲产生器电路的示意图；

[0034] 图27是图22中所说明的消隐脉冲产生器电路的示意图；

[0035] 图28是图22中所说明的低侧晶体管驱动电路的示意图；

[0036] 图29是图21中所说明的高侧控制电路内的电路的简化示意图；

[0037] 图30是图29中所说明的电平移位1接收电路的示意图；

[0038] 图31是图29中所说明的电平移位2接收电路的示意图；

[0039] 图32是图29中所说明的高侧UVLO电路的示意图；

[0040] 图33是图29中所说明的高侧晶体管驱动器电路的示意图；

[0041] 图34是根据本发明的实施例的静电放电(electro‑static discharge，ESD)箝位电路的示意图；

[0042] 图35是根据本发明的实施例的静电放电(ESD)箝位电路的示意图；

[0043] 图36是根据本发明的实施例的电子封装的一部分的图示；

[0044] 图37是图36的电子封装的图示；

[0045] 图38是替代性高侧控制电路的实施例的示意图。

[0046] 图39是接收器的示意图。

[0047] 图40电平移位电路的示意图。

[0048] 图41是逻辑块电路的示意图。

[0049] 图42是说明高侧控制电路的各种信号的波形的波形图。

[0050] 图43是接收电路的示意图。

[0051] 图44是逻辑块电路的示意图。

[0052] 图45是说明高侧控制电路的各种信号的波形的波形图。

[0053] 图46是说明高侧控制电路的各种信号的波形的波形图。

[0054] 图47是替代性高侧控制电路的实施例的示意图。

[0055] 图48A和48B是用于图47的高侧控制电路中的逻辑块电路的示意图。

[0056] 图49A和49B是用于图47的高侧控制电路中的逻辑块电路的示意图。

[0057] 图50是说明图47的高侧控制电路的各种信号的波形的波形图。

具体实施方式

[0058] 本发明的某些实施例涉及使用一或多个氮化镓(GaN)装置的半桥式功率转换电路。虽然本发明可适用于广泛多种半桥式电路，但本发明的一些实施例尤其适用于被设计
成在高频率和/或高效率下与集成驱动器电路、集成电平移位电路、集成引导电容器充电电
路、集成启动电路和/或使用GaN和硅装置的混合式解决方案一起操作的半桥式电路，如下
文更详细地描述。

[0059] 半桥电路1号

[0060] 现参考图1，在一些实施例中，电路100可包含受经配置以调节递送给负载的功率的一或多个控制电路控制的一对互补功率晶体管(在本文中也被称为开关)。在一些实施例
中，高侧功率晶体管连同控制电路的一部分安置于高侧装置上，且低侧功率晶体管连同控
制电路的一部分安置于低侧装置上，如下文更详细地描述。

[0061] 图1中所说明的集成半桥式电力转换电路100包含低侧GaN装置103、高侧GaN装置105、负载107、引导电容器110和其它电路元件，如所说明且在下文更详细地论述。一些实施
例还可具有提供到电路100的一或多个输入以调节电路的操作的外部控制器(在图1中未展
示)。电路100仅是出于说明性目的，且其它变体和配置处于本公开的范围内。

[0062] 在一个实施例中，低侧GaN装置103可具有包含具有低侧控制栅极117的低侧功率晶体管115的基于GaN的低侧电路104。低侧电路104可进一步包含具有连接到低侧晶体管控
制栅极117的输出123的集成低侧晶体管驱动器120。在另一实施例中，高侧GaN装置105可具
有包含具有高侧控制栅极127的高侧功率晶体管125的基于GaN的高侧电路106。高侧电路
106可进一步包含具有连接到高侧晶体管控制栅极127的输出133的集成高侧晶体管驱动器
130。

[0063] 电压源135(也被称为干线电压)可连接到高侧晶体管125的漏极137，且高侧晶体管可用以控制到电力转换电路100中的功率输入。高侧晶体管125可进一步具有耦合到低侧
晶体管115的漏极143的源极140，从而形成开关节点145。低侧晶体管115可具有连接到接地
的源极147。在一个实施例中，低侧晶体管115和高侧晶体管125可以是基于GaN的增强型场
效应晶体管。在其它实施例中，低侧晶体管115和高侧晶体管125可以是任何其它类型的装
置，包含但不限于基于GaN的耗尽型晶体管、与硅基增强型场效应晶体管串联连接的基于
GaN的耗尽型晶体管、基于碳化硅的晶体管或硅基晶体管，所述耗尽型晶体管的栅极连接到
硅基增强型晶体管的源极。

[0064] 在一些实施例中，高侧装置105和低侧装置103可由基于GaN的材料制成。在一个实施例中，基于GaN的材料可包含一层硅上的一层GaN。在其它实施例中，基于GaN的材料可包
含但不限于一层碳化硅、蓝宝石或氮化铝上的一层GaN。在一个实施例中，基于GaN的层可包
含但不限于例如氮化铝和氮化铟等其它第III族氮化物和例如AlGaN和InGaN等第III族氮
化物合金的复合堆叠。在其它实施例中，基于GaN的低侧电路104和基于GaN的高侧电路106
可安置单块基于GaN的装置于上。在其它实施例中，基于GaN的低侧电路104可安置于第一基
于GaN的装置上，且基于GaN的高侧电路106可安置于第二基于GaN的装置上。在又其它实施
例中，基于GaN的低侧电路104和基于GaN的高侧电路106可安置多于两个基于GaN的装置于
上。在一个实施例中，基于GaN的低侧电路104和基于GaN的高侧电路106可在任何配置中含
有任何数目个有源或无源电路元件布置。

[0065] 低侧装置

[0066] 低侧装置103可包含用于低侧装置和高侧装置105的控制和操作的多个电路。在一些实施例中，低侧装置103可包含控制低侧晶体管115和高侧晶体管125的切换连同其它功
能的逻辑、控制和电平移位电路(低侧控制电路)150，如下文更详细地论述。低侧装置103还
可包含启动电路155、引导电容器充电电路157和屏蔽电容器160，如也在下文更详细地论
述。

[0067] 现参考图2，在功能上说明低侧控制电路150内的电路。在下文论述且在一些状况下在图3到14中更详细地展示低侧控制电路150内的每个电路。在一个实施例中，低侧控制
电路150的主要功能可以是从控制器接收例如PWM信号等一或多个输入信号并控制低侧晶
体管115和高侧晶体管125的操作。

[0068] 在一个实施例中，第一电平移位晶体管203和第二电平移位晶体管205分别可用以与高侧逻辑和控制电路153(见图1)通信。在一些实施例中，第一电平移位晶体管203可以是
高电压增强型GaN晶体管。在其它实施例中，第一电平移位晶体管203可类似于低侧晶体管
115(见图1)和高侧晶体管125，除了其可在大小上小得多之外(例如，第一电平移位晶体管
可在最小通道长度的情况下具有数十微米的栅极宽度)。

[0069] 在其它实施例中，第一电平移位晶体管203可同时经历高电压和高电流(即，可在装置安全工作区的高功率部分处操作装置)，只要高侧晶体管125(见图1)接通即可。此类条
件可引起相对高的功率耗散，因此一些实施例可涉及第一电平移位晶体管203的设计中的
设计和装置可靠性考量，如下文更详细地论述。在其它实施例中，可与第一电平移位晶体管
203的源极210串联地添加第一电平移位电阻器207，以限制栅极213到源极210电压并因此
限制穿过第一电平移位晶体管的最大电流。其它方法可用以限制穿过第一电平移位晶体管
203的电流，且处于本公开的范围内。第一电平移位晶体管203的漏极215可耦合到高侧逻辑
和控制电路153(见图1)，如下文更详细地论述。

[0070] 在一个实施例中，第一电平移位晶体管203可包括反相器电路的一部分，所述部分具有第一输入和第一输出，且经配置以在第一输入端处接收第一输入逻辑信号并作为响应
而在第一输出端处提供第一反相输出逻辑信号，如下文更详细地论述。在其它实施例中，第
一输入和第一反相输出逻辑信号可参考不同电压电位。在一些实施例中，第一电平移位电
阻器207可以能够与参考比第一输入逻辑信号的参考电压大13伏的电压的第一反相输出逻
辑信号一起操作。在其它实施例中，其可以能够以能够与参考比第一输入逻辑信号的参考
电压大20伏的电压的第一反相输出逻辑信号一起操作，但在其它实施例中其可介于高了80
伏到400伏之间。

[0071] 在其它实施例中，第一电平移位电阻器207可被任何形式的电流吸收器替换。举例来说，在一个实施例中，第一电平移位晶体管203的源极210可连接到栅极到源极短路耗尽
型装置。在另一实施例中，可通过以叠置于场介电层的顶部上的高电压场板金属替换增强
型栅极堆叠来制造耗尽型装置。场介电质的厚度和金属的功函数可用以判定堆叠的夹断电
压。

[0072] 在其它实施例中，第一电平移位电阻器207可被电流吸收器替换。电流吸收器可使用可由启动电路155(图1中所说明且在下文更详细地论述)产生的参考电流(Iref)。耗尽型
晶体管和电流吸收器实施例两者可相比于电阻器实施例产生显著的装置面积减小(即，这
是因为相对小的耗尽型晶体管将满足且Iref已可从启动电路155获得)。

[0073] 第二电平移位晶体管205可设计成类似于第一电平移位晶体管203(例如，根据电压能力、电流处置能力、耐热性等等)。第二电平移位晶体管205还可内置有有源电流吸收器
或电阻器，类似于第一电平移位晶体管203。在一个实施例中，第二电平移位晶体管205的主
要差异可在于其操作。在一些实施例中，第二电平移位晶体管205的主要目的可以是在低侧
晶体管115关断时防止触发高侧晶体管125(见图1)。

[0074] 在一个实施例中，举例来说，当低侧晶体管115的关断产生流经高侧晶体管125的负载电流，同时在第三象限中操作晶体管，其栅极短路到其源极(即，处于同步整流模式下)
时，会在升压操作中发生错误触发。此条件可在开关节点(Vsw)145处引入dv/dt条件，这是
因为开关节点在低侧晶体管115接通时处于接近接地的电压下且接着在相对较短的时间段
内转换成干线电压135。所得寄生C×dv/dt电流(即，其中C＝第一电平移位晶体管203的
Coss加任何其它对地电容)可致使第一电平移位节点305(见图3)变得拉低，这将接着接通
高侧晶体管125。在一些实施例中，此条件可能不是合乎需要的，这是因为可能不存在停滞
时间控制，且可从同时处于导电状态下的高侧晶体管125和低侧晶体管115发生击穿。

[0075] 图3说明展示第一电平移位晶体管203可电耦合到高侧装置105的方式的一个实施例。说明定位于低侧装置103上的第一电平移位晶体管203，连同可定位于高侧装置105(见
图1)上的上拉电阻器303。在一些实施例中，第一电平移位晶体管203可操作为电阻器上拉
反相器中的下拉晶体管。

[0076] 在其它实施例中，当电平移位驱动器电路217(见图2)向第一电平移位晶体管203供应高栅极信号(L1_DR)时，第一电平移位节点305变得拉低，这由高侧逻辑和控制电路153
(见图1)反相。反相信号呈现为接通高侧晶体管137(见图1)的高状态信号，其接着拉动开关
节点(Vsw)145处的电压接近干线电压135。

[0077] 相反地，当电平移位驱动器电路217(见图2)向第一电平移位晶体管203供应低栅极信号时，第一电平移位节点305变得拉动到高逻辑状态，这由高侧逻辑和控制电路153(见
图1)反相。反相信号呈现为关断高侧晶体管125的低逻辑状态信号。此方案可向高侧晶体管
125产生非反相栅极信号。在其它实施例中，第一电平移位晶体管203可设计成足够大以能
够在第一电平移位节点305上下拉，但不会大到以使得其漏极到源极和漏极到衬底(即，半
导体衬底)电容引发高侧逻辑和控制电路153的错误触发。

[0078] 在一些实施例中，上拉电阻器303可替代地是增强型晶体管、耗尽型晶体管或参考电流源元件。在其它实施例中，上拉电阻器303可耦合于参考与接地不同的电压轨的浮动供
应器(例如，引导电容器，在下文更详细地论述)的漏极与正端之间。在又其它实施例中，在
第一输出端(LS_NODE)305与开关节点(Vsw)145(见图1)之间的可存在第一电容，且在第一
输出端与接地之间可存在第二电容，其中第一电容大于第二电容。第一电容可设计成使得
响应于开关节点(Vsw)145(见图1)处的高dv/dt信号，允许C×dv/dt电流的大部分传导穿过
第一电容，以确保第一输出端305处的电压跟踪开关节点(Vsw)处的电压。在一些实施例中，
屏蔽电容器160(见图1)可被设计成充当如上文所描述的第一电容器。在其它实施例中，屏
蔽电容器160(见图1)可用以在半桥式电力转换电路100中在第一输出端305与开关节点
(Vsw)145(见图1)之间的产生电容。在又其它实施例中，屏蔽电容器160(见图1)还可用以最
小化第一输出端305与衬底(即，半导体衬底)之间的电容。更具体地说，在一些实施例中，可
藉由将导电屏蔽层添加到装置并将层耦合到开关节点(Vsw)145来产生屏蔽电容器160。此
结构可有效地产生两个电容器。一个电容器耦合于输出端305与开关节点(Vsw)145之间，且
另一个耦合于开关节点与衬底之间。由此实际上消除输出端305与衬底之间的电容。在其它
实施例中，屏蔽电容器160(见图1)可建构于低侧芯片103上。

[0079] 逻辑、控制和电平移位电路150(见图2)可具有其它功能和电路，例如但不限于电平移位驱动器电路217、低侧晶体管驱动电路120、消隐脉冲产生器223、引导晶体管驱动电
路225和欠压锁定(in)电路227，如下文在单独的图中更详细地解释。

[0080] 现参考图4，更详细地展示电平移位驱动器电路217。在一个实施例中，电平移位驱动器电路217可包含依序链中的第一反相器405和第二反相器410。在其它实施例中，因为电
平移位驱动器电路217可驱动小栅极宽度第一电平移位晶体管203，所以可不需要缓冲器
级。

[0081] 在一个实施例中，电平移位驱动器电路217由来自控制器(未展示)的脉宽调制高侧信号(PWM_HS)直接驱动。在一些实施例中，(PWM_HS)信号可由外部控制电路供应。在一个
实施例中，外部控制电路可以是与高侧装置105、低侧装置103、两个装置在相同封装中或自
行封装的外部控制器。在其它实施例中，电平移位驱动器电路217还可包含控制电平移位驱
动器电路何时与第一电平移位晶体管203(见图3)通信的逻辑。在一个实施例中，任选低侧
欠压锁定信号(LS_UVLO)可由电平移位驱动器电路217内的欠压锁定电路产生。如果低侧
(Vdd_LS)的(Vcc)或(Vdd)变得低于某一参考电压或所述参考电压的一部分，那么低侧欠压
锁定电路可用以关断电平移位驱动器电路217。

[0082] 在其它实施例中，电平移位驱动器电路217可为低侧晶体管(STP_LS)产生击穿保护信号，击穿保护信号用以防止从低侧晶体管115和高侧晶体管125重叠栅极信号产生的击
穿。(STP_LS)信号的功能可以是确保当到高侧晶体管125的栅极信号是低的时低侧驱动器
电路120(见图2)仅与低侧晶体管115的栅极端通信。在其它实施例中，第一反相器405的输
出可用以为低侧晶体管115产生击穿保护信号(STP_LS)。

[0083] 在其它实施例中，可通过向第一反相器405添加多输入“与非”门来实施用于UVLO和击穿保护的逻辑，其中到“与非”门的输入是(PWM_HS)、(LS_UVLO)和(STP_HS)信号。在又
其它实施例中，如果(STP_HS)和(LS_UVLO)信号两者是高的，那么第一反相器405可仅对
(PWM_HS)信号作出响应。在其它实施例中，可从低侧栅极驱动器块120产生产生STP_HS信
号，如在单独的图中更详细地解释。

[0084] 现参考图5，消隐脉冲产生器223可用以产生对应于低侧晶体管115的断开瞬变的脉冲信号。此脉冲信号可接着在脉冲的持续时间内接通第二电平移位晶体管205，此触发高
侧装置105(见图1)上的控制电路以防止第一电平移位节点305电压的错误下拉。

[0085] 图5说明消隐脉冲产生器223的一个实施例的示意图。在一些实施例中，低侧晶体管115栅极信号(LS_GATE)作为输入被馈送到消隐脉冲产生器223。(LS_GATE)信号由第一级
反相器505反相，接着通过RC脉冲产生器510发送以产生正脉冲。在一些实施例中，可能需要
反相信号，这是因为脉冲对应于(LS_GATE)信号的下降边缘。RC脉冲产生器510电路中的电
容器515可用作允许其输入处的dv/dt跨越电阻器520出现的高通滤波器。一旦dv/dt在到RC
脉冲产生器510的输入处变为零，那么电容器515可通过电阻器520缓慢地充电，从而跨越电
阻器产生慢衰减电压波形。可接着通过第二反相器525、第三反相器530和缓冲器535发送脉
冲，以产生消隐脉冲(B_PULSE)信号的方形波脉冲。脉冲的持续时间可由RC脉冲产生器510
中的电容器515和电阻器520的值确定。在一些实施例中，可使用漏极到源极短路增强型GaN
晶体管来建构电容器515。

[0086] 现参考图6，对于一个实施例说明消隐脉冲产生器223内的实例波形600。迹线605展示低侧栅极脉冲(LS_GATE)的下降边缘。迹线610展示第一级反相器505输出的上升边缘。
迹线615展示RC脉冲产生器510的输出，且迹线620展示是消隐脉冲产生器223的输出的所得
消隐脉冲(B_PULSE)信号。

[0087] 现参考图7，更详细地说明引导晶体管驱动电路225。引导晶体管驱动电路225包含反相器730、第一缓冲器735和第二缓冲器745。引导晶体管驱动电路225可从低侧驱动器电
路120接收(BOOTFET_DR_IN)信号。(BOOTFET_DR_IN)信号可相对于LS_GATE信号反相。引导
晶体管驱动电路225可经配置以向引导充电电路157(见图1)中的引导晶体管提供称为
(BOOTFET_DR)的栅极驱动信号，如在下文更详细地论述。(BOOTFET_DR)栅极驱动信号可经
时控以在接通低侧晶体管115时接通引导晶体管。而且，因为引导晶体管驱动电路225由
(Vcc)驱动，所以此电路的输出可具有从低状态下的0伏变成高状态下的(Vcc)+6伏的电压。
在一个实施例中，在接通低侧晶体管115之后接通引导晶体管，且在关断低侧晶体管之前关
断引导晶体管。

[0088] 在一些实施例中，可通过将串联延迟电阻器705引入到第二缓冲器745的输入来延迟(BOOTFET_DR)信号的接通瞬变，所述输入可以是最终缓冲器级中的晶体管的栅极。在其
它实施例中，可通过向低侧驱动电路120中的最终下拉晶体管的栅极添加串联电阻器来延
迟低侧晶体管115(见图1)的关断瞬变。在一个实施例中，一或多个电容器可用于引导晶体
管驱动电路225中，且支撑数量级为(Vcc)的电压，取决于终端用户要求和电路的设计，电压
例如可以是20伏。在一些实施例中，一或多个电容器可制成具有场介电质到GaN电容器而非
漏极到源极短路增强型晶体管。

[0089] 现参考图8，说明低侧晶体管驱动电路120的框图。低侧晶体管驱动电路120可具有第一反相器805、缓冲器810、第二反相器815、第二缓冲器820和第三缓冲器825。第三缓冲器
825可向低侧晶体管115(见图1)提供(LS_GATE)信号。在一些实施例中，可使用两个反相器/
缓冲器级，这是因为到低侧晶体管115(见图1)的栅极的输入可与(Vin)同步。因此，高状态
下的(Vin)可对应于高状态下的低侧晶体管115的(Vgate)，且反之亦然。

[0090] 在其它实施例中，低侧驱动电路120的某些部分可具有非对称磁滞。一些实施例可包含使用具有晶体管下拉850的电阻分压器840的非对称磁滞。

[0091] 其它实施例可具有多个输入“与非”门用于(STP_LS)信号(低侧晶体管115上的击穿保护)。在一个实施例中，低侧驱动电路120可从电平移位驱动器电路217接收击穿保护信
号(STP_LS)。(STP_LS)信号的目的可类似于先前描述的(STP_HS)信号。(STP_LS)信号可确
保低侧晶体管驱动电路120在电平移位驱动器电路217输出处于高状态下时不与低侧晶体
管115的栅极117(见图1)通信。在其它实施例中，第一反相器级805的输出可用作用于电平
移位驱动电路217的(STP_HS)信号和用于引导晶体管驱动电路225的(BOOTFET_DR_IN)信
号。

[0092] 在一些实施例中，低侧晶体管驱动电路120可使用用于从UVLO电路227(见图2)接收到的(LS_UVLO)信号的多个输入“与非”门。其它实施例可使用可与最终缓冲器级825中的
最终下拉晶体管的栅极串联的关断延迟电阻器。延迟电阻器在一些实施例中用以确保在低
侧晶体管115关断之前关断引导晶体管。

[0093] 现参考图9，更详细地说明启动电路155。启动电路155可被设计成如下文更详细地论述的具有众多功能性。主要地，启动电路155可用以提供内部电压(在此状况下START_
Vcc)并提供足够的电流来支持由(Vcc)驱动的电路。此电压可保持接通以支持所述电路，直
到(Vcc)充电直到从干线电压135外部需要的电压(V+)为止。启动电路155还可提供可独立
于启动电压的参考电压(Vref)以及参考电流吸收器(Iref)。

[0094] 在一个实施例中，耗尽型晶体管905可充当电路中的主要电流源。在其它实施例中，耗尽型晶体管905可由安置于钝化层上方的金属层形成。在一些实施例中，耗尽型晶体
管905可将高电压场板(通常是任何高电压GaN技术固有)用作栅极金属。在其它实施例中，
场介电质可充当栅极绝缘体。所得门控晶体管可以是具有高通道夹断电压(Vpinch)的耗尽
型装置(即，夹断电压与场介电质厚度成正比)。耗尽型晶体管905可被设计成阻挡其漏极
(连接到V+)与其源极之间的相对高的电压。此连接可称为源极随耦器连接。耗尽型晶体管
905可具有耦合到接地的栅极906、耦合到第一节点911的源极907和耦合到电压源135的漏
极909。

[0095] 在其它实施例中，一系列相同二极管连接式增强型低电压晶体管910可与耗尽型晶体管905串联。相同二极管连接式增强型低电压晶体管910的串联可串联连接于第一节点
911与第二节点912之间。一或多个中间节点913可安置于串联的相同二极管连接式增强型
低电压晶体管910中的每一个之间。晶体管的宽度与长度比可设定从(V+)汲取的电流以及
跨越每个二极管的电压。为了移除阈值电压并处理变化敏感度，串联的相同二极管连接式
增强型低电压晶体管910可被设计为大通道长度装置。在一些实施例中，串联的相同二极管
连接式增强型低电压晶体管910可由一或多个高值电阻器替换。

[0096] 在其它实施例中，在串联的相同二极管连接式增强型低电压晶体管910的末端底部，电流镜915可由两个增强型低电压晶体管构成且用以产生参考电流吸收器(Iref)。第一
电流镜晶体管920可以是二极管连接式的，且第二电流镜晶体管925可具有连接到第一电流
镜晶体管的栅极的栅极。第一电流镜晶体管920的源极和第二电流镜晶体管925的源极分别
可耦合且系结到接地。第一电流镜晶体管920的漏极端可耦合到第二接面912，且第二电流
镜晶体管925的源极端可用作电流吸收器端。电流镜915和串联的相同二极管连接式增强型
低电压晶体管910的此堆叠可形成称为到耗尽型晶体管905的“源极随耦器负载”的装置。

[0097] 在其它实施例中，当耗尽型晶体管905的栅极906系结到接地时，耗尽型晶体管的源极907可在电流被供应给“源极随耦器负载”时采用接近(Vpinch)的电压。同时，跨越电流
镜915中的二极管连接式晶体管920的压降可接近晶体管的阈值电压(Vth)。此条件暗示跨
越串联的相同二极管连接式增强型低电压晶体管910中的每一个的压降可等于(Vpinch‑
Vth)/n，其中‘n’是电流镜915与耗尽型晶体管905之间的二极管连接式增强型晶体管的数
目。

[0098] 举例来说，如果，启动晶体管930的栅极从底部连接到第三相同二极管连接式增强型低电压晶体管，那么启动晶体管的栅极电压可以是3×(Vpinch‑Vth)/n+Vth。因此，启动
电压可以是3×(Vpinch‑Vth)/n+Vth‑Vth＝3×(Vpinch‑Vth)/n。作为更具体实例，在一个
实施例中，(Vpinch)＝40伏，(Vth)＝2伏，其中n＝6且(Vstartup)＝19伏。

[0099] 在其它实施例中，启动电路155可产生参考电压信号(Vref)。在一个实施例中，产生(Vref)的电路可类似于上文所论述的启动电压产生电路。参考电压晶体管955可连接于
相同二极管连接式增强型低电压晶体管910中的两个串联的晶体管之间。在一个实施例中，
(Vref)＝(Vpinch‑Vth)/n。

[0100] 在其它实施例中，停用下拉晶体管935可跨越启动晶体管930的栅极连接到源极。当停用信号是高的时，将停用启动晶体管930。下拉电阻器940可连接到停用晶体管935的栅
极以防止停用晶体管的错误接通。在其它实施例中，二极管钳945可连接于启动晶体管930
的栅极与源极端之间，以确保在电路操作期间不会违反启动晶体管的栅极到源极电压能力
(即，经配置为栅极过压保护装置)。在一些实施例中，二极管钳945可制成具有一系列二极
管连接式基于GaN的增强型晶体管1050，如图10中所说明。

[0101] 现参考图11，更详细地说明UVLO电路227。在一些实施例中，UVLO电路227可具有差分比较器1105、向下电平移位器1110和反相器1115。在其它实施例中，UVLO电路227可将由
启动电路155(见图9)产生的(Vref)和(Iref)用于差分比较器/向下电平移位器电路中，以
产生馈送到电平移位驱动器电路217(见图2)和低侧晶体管驱动器电路120中的(LS_UVLO)
信号。在一些实施例中，UVLO电路227还可被设计成具有非对称磁滞。在其它实施例中，UVLO
电路227的输出可独立于阈值电压。这可通过选择具有相对高增益的差分比较器来得以实
现。在一个实施例中，可通过增大电流源和差分比较器中的上拉电阻器的值来增大增益。在
一些实施例中，电流和电阻器的限度可由(Vref)设定。

[0102] 在其它实施例中，电压(VA)1120和(VB)1125可分别与(Vcc)或(Vdd_LS)和(Vref)成正比，如由每个输入上的电阻分压器比指示。当(VA)1120>(VB)1125时，反相端的输出变
成低状态。在一个具体实施例中，因为电流源产生源极随耦器配置，所以低状态＝(Vth)。类
似地，当(VA)1120<(VB)1125时，输出变成高状态(Vref)。在一些实施例中，可能需要向下电
平移位器1110，这是因为低电压需要按一个阈值电压向下移位，以确保到下一级的低输入
低于(Vth)。向下经移位输出可由简单电阻器上拉反相器1115反相。反相器1115的输出是
(LS_UVLO)信号。

[0103] 现参考图12，更详细地说明引导电容器充电电路157。在一个实施例中，引导二极管和晶体管电路157可包含高电压二极管连接式增强型晶体管1205与高电压引导晶体管
1210的并联连接。在其它实施例中，高电压二极管连接式增强型晶体管1205与高电压引导
晶体管1210可被设计成共用相同漏极指。在一些实施例中，可从引导晶体管驱动电路225
(见图2)导出(BOOTFET_DR)信号。如上文所论述，高电压引导晶体管1210可与低侧晶体管
115(见图1)的接通重合地接通。

[0104] 现参考图13，可替代上文在图12中论述的引导二极管和晶体管电路157使用替代性引导二极管和晶体管电路1300。在图13中所说明的实施例中，由增强型低电压GaN装置
1310共源共栅的耗尽型装置1305可如示意图1300中所说明而连接。在另一实施例中，耗尽
型装置1305的栅极可连接到接地以减少共源共栅增强型装置1310上的电压应力，这取决于
耗尽型装置的夹断电压。

[0105] 高侧装置

[0106] 现参考图14，详细说明高侧逻辑和控制电路153的实施例。在一个实施例中，高侧驱动器130从第一电平移位接收器1410和高侧UVLO电路1415接收输入，且并向高侧晶体管
125(见图1)发送(HS_GATE)信号。在又其它实施例中，上拉触发电路1425经配置以接收
(LSHIFT_1)信号并控制上拉晶体管1435。在一些实施例中，第二电平移位接收电路1420经
配置以控制消隐晶体管1440。上拉晶体管1435和消隐晶体管1440两者可与上拉电阻器1430
并联连接。在下文论述且在一些状况下在图16到20中更详细地展示高侧逻辑和控制电路
153内的每个电路。

[0107] 现参考图15，更详细地说明第一电平移位接收器1410。在一些实施例中，第一电平移位接收器1410可将(L_SHIFT1)信号转换成可由高侧晶体管驱动器130(见图14)处理以驱
动高侧晶体管125(见图1)的(LS_HSG)信号。在其它实施例中，第一电平移位接收器1410可
具有用于多电平向下移位器中的三个增强型晶体管1505、1510、1515和充当二极管钳的多
个二极管连接式晶体管1520，如下文更详细地论述。

[0108] 在一个实施例中，第一电平移位接收器1410可使(L_SHIFT1)信号向下移位3×Vth(例如，每个增强型晶体管1505、1510、1515可具有接近Vth的栅极到源极电压)。在一些实施
例中，最后一个源极跟随器晶体管(例如，在此状况下晶体管1515)可跨越其栅极到源极具
有三二极管连接式晶体管钳1520。在其它实施例中，可使用此布置，这是因为其源极电压可
仅高达(Vdd_HS)(即，这是因为其漏极连接到Vdd_HS)，而其栅极电压可高达V(L_SHIFT1)‑2
×Vth。因此，在一些实施例中，最后一个源极跟随器晶体管1515上的最大栅极到源极电压
可大于装置技术的最大额定栅极到源极电压。最终源极跟随器晶体管1515的输出是到高侧
晶体管驱动130(见图1)的输入(即，输出是LS_HSG信号)。在其它实施例中，可使用多于或少
于三个源极跟随器晶体管。在又其它实施例中，可在钳1520中使用多于或少于三个二极管
连接式晶体管。

[0109] 现参考图16，更详细地说明第二电平移位接收器1420。在一个实施例中，第二电平移位接收器1420可具有向下电平移位电路1605和反相器电路1610。在一些实施例中，第二
电平移位接收器1420可以与第一电平移位接收器1410(见图15)类似的方式建构，除了第二
电平移位接收器可仅具有一个向下电平移位电路(例如，增强型晶体管1615)和随动反相器
电路1610之外。在一个实施例中，向下电平移位电路1605可从第二电平移位晶体管205(见
图2)接收(L_SHIFT2)信号。在一个实施例中，反相器电路1610可由(Vboot)信号驱动，且反
相器的上拉晶体管的栅极电压可用作驱动消隐晶体管1440(见图14)的(BLANK_FET)信号。
在一些实施例中，电压可从低状态下的0伏变成高状态下的(Vboot+0.5×(Vboot‑Vth))。类
似于第一电平移位接收器1410，第二电平移位接收器1420可跨越源极跟随器晶体管1615的
栅极到源极具有二极管连接式晶体管钳1620。在其它实施例中，钳1620可包含多于或少于
三个二极管连接式晶体管。

[0110] 现参考图17，更详细地说明上拉触发电路1425。在一个实施例中，上拉触发电路1425可具有第一反相器1705、第二反相器1710、RC脉冲产生器1715和栅极到源极钳1720。在
一些实施例中，上拉触发电路1425可接收(L_SHIFT1)信号作为输入，且一旦(L_SHIFT1)电
压大致转换成第一反相器1705的输入阈值，那么所述上拉触发电路作为响应而产生脉冲。
所产生脉冲可用作驱动上拉晶体管1435(见图14)的(PULLUP_FET)信号。第二反相器1710可
由(Vboot)而非(Vdd_HS)驱动，这是因为上拉晶体管1435栅极电压可需要大于(L_SHIFT1)
信号电压。

[0111] 现参考图18，更详细地说明高侧UVLO电路1415。在一个实施例中，高侧UVLO电路1415可具有向下电平移位器1805、具有非对称磁滞的电阻器上拉反相器1810、和栅极到源
极钳1815。在其它实施例中，由高侧UVLO电路1415产生的(HS_UVLO)信号可有助于通过在引
导电容器110电压变得低于某一阈值时关断由高侧驱动电路130(见图14)产生的(HS_GATE)
信号来防止电路故障。在一些实施例中，测量引导电容器110电压(Vboot)(即，浮动供电电
压)，且作为响应，产生逻辑信号且将其与来自第一电平移位接收器1410的输出信号(LS_
HSG)组合，所述输出信号接着用作到高侧栅极驱动电路130的输入。更具体地说，在此实施
例中，举例来说，UVLO电路被设计成在(Vboot)减小到比开关节点(Vsw)145电压高小于4×
Vth时接合。在其它实施例中，可使用不同阈值电平。

[0112] 在其它实施例中，高侧UVLO电路1415可在向下电平移位器1805中使(Vboot)向下移位，并将信号转移到具有非对称磁滞的反相器1810。具有非对称磁滞的反相器1810的输
出可产生在逻辑上与来自第一电平移位接收器1410的输出组合以关断高侧晶体管125(见
图1)的(HS_UVLO)信号。在一些实施例中，磁滞可用以减少高侧晶体管125(见图1)的可对半
桥电路100的总体性能不利的自触发接通和关断事件的数目。

[0113] 现参考图19，更详细地说明高侧晶体管驱动器130。高侧晶体管驱动器130可具有第一反相器级1905继之以高侧驱动级1910。第一反相器级1905可使从电平移位1接收器
1410(见图15)接收到的经向下移位(LS_HSG)信号反相。可接着通过高侧驱动级1910发送经
向下驱动信号。高侧驱动级1910可产生(HS_GATE)信号以驱动高侧晶体管125(见图1)。在其
它实施例中，第一反相器级1905可含有可确保在(HS_UVLO)处于高状态下时关断高侧晶体
管125(见图1)的两输入“或非”门。

[0114] 现参考图20，可使用参考电压产生电路2000以从供应轨产生高侧参考电压。此电路可放置于高侧GaN装置105上来产生参考开关节点电压145的内部电源供应器。在一些实
施例中，电路2000可类似于图9中的启动电路155。电路2000中的一个差异可以是添加连接
于第一节点2011与第二节点2012之间的源极随耦器电容器2010。在一些实施例中，可能需
要源极随耦器电容器2010以确保在第一节点2011与第二节点2012之间产生良好的稳定电
压，其不会随开关节点(Vsw)145处出现的dv/dt而波动。在其它实施例中，参考电压电容器
2015可连接于参考电压晶体管2055的源极与第二节点2012之间。在一些实施例中，参考电
压晶体管2055的漏极可连接到(Vboot)节点。在一些实施例中，可能需要参考电压电容器
2015以确保(Vref)经良好地调节的并且不对开关节点(Vsw)145(见图1)处的dv/dt条件作
出响应。在又其它实施例中，电路2000中的另一差异可以是第二节点2012可耦合到不断变
化的电压，例如开关节点(Vsw)145(见图1)，而非穿过电流吸收器电路915(见图9)的接地连
接。在又其它实施例中，(Vref)可在半桥电路100中用作(Vdd_HS)。

[0115] 电路2000中的另一差异可以是添加耦合于耗尽型晶体管2005与串联的相同二极管连接式增强型低电压晶体管2020之间的高电压二极管连接式晶体管2025(即，晶体管的
栅极耦合到晶体管的源极)。更具体地说，高电压二极管连接式晶体管2025可具有耦合到耗
尽型晶体管2005的源极、耦合到第一节点2011的漏极和耦合到其源极的栅极。高电压二极
管连接式晶体管2025可用以确保源极随耦器电容器2010不会在源极随耦器电容器的顶板
处的电压上升高于(V+)时放电。在其它实施例中，源极随耦器电容器2010可相对小且可集
成于半导体衬底上或电子封装内。在图20中还展示了可在半桥电路外部添加的引导电容器
110。

[0116] 在一些实施例中，屏蔽电容器160(见图1)可从第一电平移位节点305(见图3)和第二电平移位节点(未展示)连接到开关节点145，以辅助减少上文所论述的错误触发。在一些
实施例中，屏蔽电容器160的值越大，电路将越对由于到接地的寄生电容的错误触发影响抗
扰。但是，在高侧晶体管125关断期间，屏蔽电容器160可通过连接到第一电平移位节点305
的上拉电阻器303(见图3)放电。这可显著地减缓高侧晶体管125关断过程。在一些实施例
中，此考量可用以设定屏蔽电容器160的值的上限。在其它实施例中，可通过使用第一电平
移位节点与开关节点145之间的箝位电路161(见图1)来防止第一电平移位节点305(见图3)
上的过压条件。在一些实施例中，箝位电路161可由二极管连接式晶体管构成，其中晶体管
的漏极连接到第一电平移位节点305(见图3)且栅极和源极连接到开关节点(Vsw)145(见图
1)。在其它实施例中，第二屏蔽电容器和第二箝位电路可放置于第二电平移位节点与开关
节点(Vsw)145(见图1)之间。

[0117] 半桥电路1号操作

[0118] 半桥电路100的以下操作序列仅仅是实例，且可在不脱离本发明的情况下使用其它序列。现将同时参考图1、2和14。

[0119] 在一个实施例中，当来自控制器的(PWM_LS)信号是高的时，低侧逻辑、控制和电平移位电路150向低侧晶体管驱动器120发送高信号。低侧晶体管驱动器120接着通过(LS_
GATE)信号向低侧晶体管115通信以接通所述晶体管。此将会将开关节点电压(Vsw)145设定
成接近0伏。当低侧晶体管115接通时，其提供使引导电容器110通过连接于(Vcc)与(Vboot)
之间的充电电路157变得充电的路径。充电路径具有高电压引导二极管1205(见图12)与晶
体管1210的并联组合。(BOOTFET_DR)信号向引导晶体管1210(见图12)提供提供用于为引导
电容器110充电的低电阻路径的驱动信号。

[0120] 引导二极管1205(见图12)可用以确保存在用于在不存在低侧晶体管115栅极驱动信号(LS_GATE)时在启动期间为引导电容器110充电的路径。在此时间期间，(PWM_HS)信号
应是低的。如果(PWM_HS)信号在此时间期间无意中接通(即，处于高状态下)，那么从低侧晶
体管驱动器120产生的(STP_HS)信号将防止高侧晶体管125接通。如果在(PWM_HS)信号接通
时接通(PWM_LS)信号，那么从电平移位驱动器电路217产生的(STP_LS)信号将防止低侧晶
体管115接通。而且，在一些实施例中，(LS_UVLO)信号可防止低侧晶体管115和高侧晶体管
125在(Vcc)或(Vdd_LS)变得低于预设阈值电压电平时接通。

[0121] 在其它实施例中，当(PWM_LS)信号是低的时，到低侧晶体管115的低侧栅极信号(LS_GATE)也是低的。在(PWM_LS)信号低状态到(PWM_HS)高状态转变之间的停滞时间期间，
电感负载将迫使高侧晶体管125或低侧晶体管115在同步整流器模式下接通，这取决于电力
流的方向。如果高侧晶体管125在停滞时间期间(例如，在升压模式操作期间)接通，那么开
关节点(Vsw)145电压可上升接近(V+)135(干线电压)。

[0122] 在一些实施例中，由于电容耦合到接地，开关节点145(Vsw)上的dv/dt条件可倾向于相对于开关节点(Vsw)145将第一电平移位节点(LSHIFT_1)305(见图3)拉动到低状态。这
可接通高侧栅极驱动电路130，从而使得高侧晶体管125的非既定触发。在一个实施例中，这
可不引起会以击穿条件伤害半桥电路100的停滞时间。在其它实施例中，为了防止此条件发
生，消隐脉冲产生器223可感测低侧晶体管115的关断瞬变并发送脉冲以接通第二电平移位
晶体管205。这可将(L_SHIFT2)信号电压拉动到接着与第二电平移位接收器1420通信以产
生消隐脉冲信号(B_PULSE)来驱动消隐晶体管1440的低状态。消隐晶体管1440可接着充当
上拉以防止第一电平移位节点(LSHIFT_1)305(见图3)相对于交换节点(Vsw)145进入低状
态。

[0123] 在其它实施例中，在停滞时间之后，当(PWM_HS)信号变成高状态时，电平移位驱动器电路217可向第一电平移位晶体管203的栅极发送高信号(通过来自电平移位驱动器电路
217的L1_DR信号)。高信号将相对于开关节点(Vsw)145将第一电平移位节点(LSHIFT_1)305
(见图3)拉低，此将在高侧晶体管125的输入处产生高信号，从而接通高侧晶体管125。开关
节点电压(Vsw)145将保持接近(V+)135。在一个实施例中，在此时间期间，引导电容器110可
通过第一电平移位晶体管203(其在此时间期间处于接通状态)放电。

[0124] 如果高侧晶体管125在相对长的时间(即，大工作周期)内保持接通，那么引导电容器110电压将降低到低电压，其足够低使得其将防止高侧晶体管125在(PWM_HS)信号变低时
关断。在一些实施例中，因为(L_SHIFT1)信号可到达的最大电压是可能过低而无法关断高
侧晶体管125的(Vboot)，所以这会发生。在一些实施例中，可通过高侧UVLO电路1415防止此
情形，所述高侧UVLO电路通过在(Vboot)变得低于特定电平时向高侧栅极驱动电路130发送
高输入来强制性地关断高侧晶体管125。

[0125] 在又其它实施例中，当(PWM_HS)信号变低时，第一电平移位晶体管203将也关断(通过来自电平移位驱动器电路217的L1_DR信号)。这将会将节点(LSHIFT_1)305(见图3)拉
动到高状态。但是，在一些实施例中，此过程可以是相对慢的，这是因为高值上拉电阻器303
(见图3)(在一些实施例中用以降低功耗)需要为附接到第一电平移位节点(L_SHIFT1)305
(见图3)的电容充电，包含第一电平移位晶体管213和屏蔽电容器160的输出电容(Coss)。此
可增加高侧晶体管125的关断延迟。为了降低高侧晶体管125关断延迟，上拉触发电路1425
可用以感测第一电平移位节点(L_SHIFT1)305(见图3)何时变得高于(Vth)。此条件可产生
被施加到与上拉电阻器1430并联地起作用的上拉晶体管1435的(PULLUP_FET)信号，可显著
地加速第一电平移位节点(L_SHIFT1)305(见图3)电压的上拉，从而促进关断过程。

[0126] 半桥电路2号

[0127] 现参考图21，公开半桥电路2100的第二实施例。半桥电路2100可与图1中所说明的电路100具有相同框图，但是，电路2100中的电平移位晶体管可以脉冲输入而非连续信号操
作，如下文更详细地描述。在一些实施例中，脉冲输入可产生更低的功率、电平移位晶体管
上的减小的应力和减少的转换时间，如下文更详细地论述。

[0128] 继续参考图21，一个实施例包含使用低侧GaN装置2103、高侧GaN装置2105、负载2107、引导电容器2110和其它电路元件的集成半桥式电力转换电路2100，如下文更详细地
论述。一些实施例还可具有外部控制器(图21中未展示)，所述外部控制器提供到电路2100
的一或多个输入以调节所述电路的操作。电路2100仅是出于说明性目的，且其它变体和配
置处于本公开的范围内。

[0129] 如在图21中进一步说明，在一个实施例中，集成半桥式电力转换电路2100可包含安置于低侧GaN装置2103上的低侧电路，所述低侧GaN装置包含具有低侧控制栅极2117的低
侧晶体管2115。低侧电路可进一步包含具有连接到低侧晶体管控制栅极2117的输出2123的
集成低侧晶体管驱动器2120。在另一实施例中，可存在安置于包含具有高侧控制栅极2127
的高侧晶体管2125的高侧GaN装置2105上的高侧电路。高侧电路可进一步包含具有连接到
高侧晶体管控制栅极2127的输出2133的集成高侧晶体管驱动器2130。

[0130] 高侧晶体管2125可用以控制到电力转换电路2100中的功率输入并具有连接到高侧晶体管的漏极2137的电压源(V+)2135(有时称为干线电压)。高侧晶体管2125可进一步具
有耦合到低侧晶体管2115的漏极2143的源极2140，从而形成开关节点(Vsw)2145。低侧晶体
管2115可具有连接到接地的源极2147。在一个实施例中，低侧晶体管2115和高侧晶体管
2125可以是增强型场效应晶体管。在其它实施例中，低侧晶体管2115和高侧晶体管2125可
以是任何其它类型的装置，包含但不限于基于GaN的耗尽型晶体管、与硅基增强型场效应晶
体管串联连接的基于GaN的耗尽型晶体管、基于碳化硅的晶体管或硅基晶体管，所述耗尽型
晶体管的栅极连接到硅基增强型晶体管的源极。

[0131] 在一些实施例中，高侧装置2105和低侧装置2103可由基于GaN的材料制成。在一个实施例中，基于GaN的材料可包含一层硅上的一层GaN。在其它实施例中，基于GaN的材料可
包含但不限于一层碳化硅、蓝宝石或氮化铝上的一层GaN。在一个实施例中，基于GaN的层可
包含但不限于例如氮化铝和氮化铟等其它第III族氮化物和例如AlGaN和InGaN等第III族
氮化物合金的复合堆叠。

[0132] 低侧装置

[0133] 低侧装置2103可具有用于低侧装置和高侧装置2105的控制和操作的多个电路。在一些实施例中，低侧装置2103可包含控制低侧晶体管2115和高侧晶体管2125的切换连同其
它功能的逻辑、控制和电平移位电路(低侧控制电路)2150，如下文更详细地论述。低侧装置
2103还可包含启动电路2155、引导电容器充电电路2157和屏蔽电容器2160，如也在下文更
详细地论述。

[0134] 现参考图22，在功能上说明低侧控制电路2150内的电路。在下文论述且在一些状况下在图23到28中更详细地展示低侧控制电路2150内的每个电路。在一个实施例中，低侧
控制电路2150的主要功能可以是从控制器接收例如PWM信号等一或多个输入信号并控制低
侧晶体管2115和高侧晶体管2125的操作。

[0135] 第一电平移位晶体管2203可以是“接通”脉冲电平移位晶体管，而第二电平移位晶体管2215可以是“关断”脉冲电平移位晶体管。在一个实施例中，来自控制器(未展示)的脉
宽调制高侧(pulse width modulated high side，PWM_HS)信号可由反相器/缓冲器2250处
理并发送到接通脉冲产生器2260和关断脉冲产生器2270上。接通脉冲产生器2260可产生对
应于(PWM_HS)信号的低状态到高状态瞬变的脉冲，因此在脉冲的持续时间期间接通第一电
平移位晶体管2203。关断脉冲产生器2270可类似地产生对应于(PWM_HS)信号的高状态到低
状态转变的脉冲，因此在关断脉冲的持续时间期间接通第二电平移位晶体管2215。

[0136] 第一电平移位晶体管2203和第二电平移位晶体管2215分别可操作为电阻器上拉反相器电路中的下拉晶体管。更具体地说，接通可意味着相应电平移位节点电压相对于开
关节点(Vsw)2145电压变低，且关断可引起相应电平移位节点采用(Vboot)电压。因为第一
电平移位晶体管2203和第二电平移位晶体管2215分别仅在脉冲的持续时间内“接通”，所以
这两个装置上的功率耗散和应力电平可小于图1中所说明的半桥电路100。

[0137] 第一电阻器2207和第二电阻器2208分别可与第一电平移位晶体管2203和第二电平移位晶体管2215的源极串联地添加，分别以限制栅极到源极电压并因此限制穿过晶体管
的最大电流。第一电阻器2207和第二电阻器2208分别可小于图1中所说明的半桥电路100中
的源极随耦器电阻器，这可有助于较快地进行第一电平移位晶体管2203和第二电平移位晶
体管2215的下拉行动，从而降低到高侧晶体管2125的传播延迟。

[0138] 在其它实施例中，第一电阻器2207和第二电阻器2208分别可被任何形式的电流吸收器替换。一个实施例可将第一电平移位晶体管2203和第二电平移位晶体管2215的源极分
别连接到栅极到源极短路的耗尽型装置。在高电压GaN技术中形成的耗尽型晶体管的一个
实施例可以是以叠置于场介电质层的顶部上的高电压场板金属中的一个替换增强型栅极
堆叠。场介电质的厚度和金属的功函数可控制堆叠的夹断电压。

[0139] 在其它实施例中，第一电阻器2207和第二电阻器2208分别可被电流吸收器替换。在一个实施例中，可使用由启动电路2155(见图21)产生的参考电流(Iref)耗尽型晶体管和
电流吸收器实施例两者可相比于电阻器选项产生显著的裸片面积减小(即，这是因为小型
耗尽晶体管将满足且Iref已可用)。

[0140] 引导晶体管驱动电路2225可类似于上文图2中所说明的引导晶体管驱动电路225。引导晶体管驱动电路2225可从低侧驱动电路2220(见图22)接收输入，并将称为(BOOTFET_
DR)的栅极驱动信号提供给引导电容器充电电路2157(见图21)中的引导晶体管，如在上文
更详细地论述。

[0141] 现参考图23，说明第一电平移位晶体管2203连同可定位于高侧装置2105中的上拉电阻器2303。在一些实施例中，第一电平移位晶体管2203可操作为电阻器上拉反相器中的
下拉晶体管，类似于图3中所说明的第一电平移位晶体管203。如上文所论述，上拉电阻器
2303可安置于高侧装置2105(见图21)中。第二电平移位晶体管2215可具有类似配置。在一
些实施例中，在第一输出端(LS_NODE)2305与开关节点(Vsw)2145(见图21)之间的可存在第
一电容，且在第一输出端2305与接地之间可存在第二电容，其中第一电容大于第二电容。第
一电容可设计成使得响应于开关节点(Vsw)2145(见图21)处的高dv/dt信号，允许C×dv/dt
电流的大部分传导穿过第一电容，以确保第一输出端2305处的电压跟踪开关节点(Vsw)处
的电压。屏蔽电容器2160(见图21)可经配置以充当如上文所描述的第一电容器。在其它实
施例中，屏蔽电容器2160(见图21)可用以在半桥式电力转换电路2100中在第一输出端2305
与开关节点(Vsw)2145(见图21)之间的产生电容。屏蔽电容器2160还可用以最小化第一输
出端2305与半导体装置的衬底之间的电容。在其它实施例中，屏蔽电容器2160可建构于低
侧GaN装置2103上。

[0142] 现参考图24，更详细地说明反相器/缓冲器电路2250。在一个实施例中，反相器/缓冲器电路2250可具有第一反相器级2405和第一缓冲器级2410。在其它实施例中，反相器/缓
冲器电路2250可由来自控制器(未展示)的(PWM_HS)信号直接驱动。第一反相器级2405的输
出可以是到接通脉冲产生器2260(见图22)的输入信号(PULSE_ON)，而第一缓冲器级2410的
输出可以是到关断脉冲产生器2270的输入信号(PULSE_OFF)。

[0143] 在一些实施例中，可通过将由UVLO电路2227(见图22)产生的信号发送到安置于第一反相器级2405中的“与非”门中来产生任选(LS_UVLO)信号。如果(Vcc)或(Vdd_LS)变得低
于某一参考电压(或参考电压的一部分)，那么此电路可用以关断电平移位操作。在其它实
施例中，反相器/缓冲器电路2250可为低侧晶体管2115(见图21)产生可施加到低侧晶体管
栅极驱动电路2120的击穿保护信号(STP_LS1)。当(PWM_HS)信号是高的时，这可关断低侧晶
体管栅极驱动电路2120(见图21)，从而防止击穿。

[0144] 现参考图25，更详细地说明接通脉冲产生器2260。在一个实施例中，接通脉冲产生器2260可具有第一反相器级2505、第一缓冲器级2510、RC脉冲产生器2515、第二反相器级
2520、第三反相器级2525和第三缓冲器级2530。在其它实施例中，来自反相器/缓冲器电路
2250(见图22)的(PULSE_ON)信号输入可首先反相，并接着由RC脉冲产生器2515和方形波产
生器变换成接通脉冲。此操作的结果是被传输到第一电平移位晶体管2203(见图22)的栅极
驱动信号(LI_DR)。

[0145] 在其它实施例中，接通脉冲产生器2260可包括一或多个逻辑功能，例如二进制或组合性功能。在一个实施例中，接通脉冲产生器2260可具有用于(STP_HS)信号的多输入“或
非”门。(STP_HS)信号可与(LS_GATE)信号具有相同极性。因此，如果(STP_HS)信号是高的
(对应于LS_GATE信号是高的)，那么可不产生接通脉冲，这是因为图25中的第一反相器电路
2505将拉低，这将会去激活脉冲产生器2515。

[0146] 在其它实施例中，RC脉冲产生器2515可包含钳二极管(未展示)。可添加钳二极管以确保RC脉冲产生器2515在(PWM_LS)信号的极小工作周期工作。在一些实施例中，接通脉
冲产生器2260可经配置以接收介于2纳秒到20微秒的范围内的输入脉冲并传输所述范围内
的基本上恒定的持续时间的脉冲。在一个实施例中，如果跨越钳二极管的电压变得大于
(Vth)，那么钳二极管可接通并使RC脉冲产生器2515中的电阻器短路(同时提供极小的电容
器放电时间)。此可显著地改善脉冲产生器电路2260的最大操作工作周期(相对于PWM_HS信
号)。

[0147] 现参考图26，更详细地说明关断脉冲产生器2270。在一个实施例中，关断脉冲产生器2270可具有RC脉冲产生器2603、第一反相器级2605、第二反相器级2610和第一缓冲器级
2615。在其它实施例中，关断脉冲产生器2270可从反相器/缓冲器电路2250(见图22)接收可
随后传达到RC脉冲产生器2603的输入信号(PULSE_OFF)。

[0148] 在其它实施例中，通过第一反相器级2605、第二反相器级2610和缓冲器级2615发送来自RC脉冲产生器2603的脉冲。脉冲可接着作为(L2_DR)信号发送到第二电平移位晶体
管2215(见图22)。钳二极管也可包含于关断脉冲产生器2270中。在一些实施例中，工作原理
可类似于上文关于接通脉冲产生器2260(见图25)所论述的工作原理。此类操作原理可确保
关断脉冲产生器2270在高侧晶体管2125(见图21)的极低接通时间内操作(即，电路将在相
对小的工作周期内操作)。在一些实施例中，关断脉冲产生器2270可经配置以接收介于2纳
秒到20微秒的范围内的输入脉冲并传输所述范围内的基本上恒定的持续时间的脉冲。在其
它实施例中，关断电平移位脉冲可由接通输入脉冲缩短以实现接通高侧晶体管2125的小于
50纳秒的关断时间。

[0149] 在一些实施例中，RC脉冲产生器2603可包含与电阻分压器网络连接的电容器。来自电阻器的输出可以是发送到产生传输到低侧驱动器电路2220的击穿保护信号(STP_LS2)
的反相器2275(见图22)的信号(INV)。在其它实施例中，关断脉冲产生器2270可包括一或多
个逻辑功能，例如二进制或组合性功能。在一个实施例中，类似于(STP_LS1)信号(STP_LS2)
信号发送到低侧驱动器电路2220内的NAND逻辑电路。在一些实施例中，这些信号可用以确
保在关断脉冲信号(PULSE_OFF)的持续时间期间，低侧晶体管2115(见图21)不会接通(即，
这是因为高侧晶体管2125在关断脉冲期间关断)。在一些实施例中，此方法可适用于补偿关
断传播延迟(即，PULSE_OFF信号可实现击穿保护)，从而确保低侧晶体管2115将仅在高侧晶
体管2125栅极完全关断之后才接通。

[0150] 在其它实施例中，可使用第二电平移位晶体管2215来使消隐脉冲电平移位到高侧装置2105。为了将此实现，可将消隐脉冲发送到到第一反相器级2605中的NOR输入中。消隐
脉冲可用以阻止由于开关节点Vsw 2145(见图20)处的高dv/dt条件的错误触发。在一些实
施例中，无消隐脉冲可用以过滤dv/dt引发或其它非期望电平移位输出脉冲。

[0151] 现参考图27，更详细地说明消隐脉冲产生器2223。在一个实施例中，消隐脉冲产生器2223可以是比图1中所说明的半桥电路100中使用更简单的设计，这是因为方形波脉冲产
生器已经是关断脉冲产生器2270的部分。在一个实施例中，(LS_GATE)信号从低侧栅极驱动
电路2220(见图22)作为输入馈入到消隐脉冲产生器2223。此信号可经反相且接着通过RC脉
冲产生器发送以产生正向脉冲。在一些实施例中，可使用反相信号，这是因为脉冲需要对应
于(LS_GATE)信号的下降边缘。此信号的输出可用作到关断脉冲产生器2270的消隐脉冲输
入(B_PULSE)。

[0152] 现参考图28，更详细地说明低侧晶体管驱动电路2220。在一个实施例中，低侧晶体管驱动电路2220可具有第一反相器级2805、第一缓冲器级2810、第二反相器级2815、第二缓
冲器级2820和第三缓冲器级2825。在一些实施例中，可使用两个反相器/缓冲器级，这是因
为到低侧晶体管2115的栅极的输入与(PWM_LS)信号同步。因此，在一些实施例中，(PWM_LS)
高状态可对应于(LS_GATE)高状态，且反之亦然。

[0153] 在其它实施例中，低侧晶体管驱动电路2220还可包含非对称磁滞，所述非对称磁滞使用具有类似于120中描述的方案(见图8)的晶体管下拉的电阻分压器。在一个实施例
中，低侧晶体管驱动电路2220包含用于(STP_LS1)和(STP_LS2)(击穿防止接通低侧晶体管
2115)信号的多个输入“与非”门。(STP_LS1)和(STP_LS2)信号可确保低侧晶体管驱动电路
2220(见图22)在高侧晶体管2125接通时不与低侧晶体管2115(见图21)通信。此技术可用以
避免击穿的可能性。其它实施例可包含用于(LS_UVLO)信号的“与非”门(类似于上文在图28
中使用的“与非”门)。一个实施例可包含与最终下拉晶体管的栅极串联的关断延迟电阻器。
此可用以确保在低侧晶体管2115关断之前关断引导晶体管。

[0154] 在其它实施例中，低侧装置2103(见图21)还可包含可分别类似于如上文所论述的启动电路155、引导电容器充电电路157、屏蔽电容器160和UVLO电路227的启动电路2155、引
导电容器充电电路2157、屏蔽电容器2160和UVLO电路2227。

[0155] 高侧装置

[0156] 现参考图29，更详细地说明高侧逻辑和控制电路2153和其与高侧晶体管驱动器2130相互作用的方式。在一些实施例中，高侧逻辑和控制电路2153可以上文在图15中所论
述的高侧逻辑和控制电路153类似的方式操作。在其它实施例中，高侧逻辑和控制电路2153
可以不同方式操作，如下文更详细地论述。

[0157] 在一个实施例中，电平移位1接收器电路2910从在(PWM_HS)信号的高状态到低状态转变时接收接通脉冲的第一电平移位晶体管2203(见图22)接收(L_SHIFT1)信号，如上文
所论述。作为响应，电平移位1接收器电路2910驱动上拉晶体管2960(例如，在一些实施例
中，低电压增强型GaN晶体管)的栅极。在其它实施例中，上拉晶体管2960可接着将状态存储
电容器2955电压上拉到接近关于开关节点(Vsw)2145电压的(Vdd_HS)的值。状态存储电容
器2955上的电压可接着传送到高侧晶体管驱动器2130并传送到高侧晶体管栅极2127(见图
21)的栅极上以接通高侧晶体管2125。在一些实施例中，状态存储电容器2955可以是经配置
以响应于第一脉冲输入信号而改变状态并响应于第二脉冲输入信号而改变状态的锁存存
储逻辑电路。在其它实施例中，状态存储电容器2955可被任何类型的锁存电路替换，例如但
不限于RS触发器。

[0158] 在其它实施例中，在此时间期间，电平移位2接收器电路2920可使下拉晶体管2965(例如，在一些实施例中，低电压增强型GaN晶体管)维持在关断状态下。这可切断状态存储
电容器2955的任何放电路径。因此，在一些实施例中，状态存储电容器2955可具有相对小的
充电时间常数和相对大的放电时间常数。

[0159] 类似地，电平移位2接收器2920可从在(PWM_HS)信号的高状态到低状态转变时接收关断脉冲的第二电平移位晶体管2215(见图22)接收(L_SHIFT2)信号，如上文所论述。作
为响应，电平移位2接收器电路2920驱动下拉晶体管2965(例如，在一些实施例中，低电压增
强型GaN晶体管)的栅极。在其它实施例中，下拉晶体管2965可接着将状态存储电容器2955
电压下拉(即，放电)到接近可因此通过高侧晶体管驱动器2130关断高侧晶体管2125的开关
节点(Vsw)2145的值。

[0160] 继续参考图29，第一屏蔽电容器2970和第二屏蔽电容器2975分别可从(L_SHIFT1)和(L_SHIFT2)节点连接，以有助于由于开关节点(Vsw)2145(见图21)处的高dv/dt条件的错
误触发。在其它实施例中，在(L_SHIFT1)和(L_SHIFT2)节点与开关节点(Vsw)2145(见图21)
之间还可存在钳二极管。这可确保开关节点(Vsw)2145(见图21)与(L_SHIFT1)与(L_
SHIFT2)节点之间的电位差从不变得高于(Vth)。这可用以产生高侧晶体管2125(见图21)的
相对快速的接通和关断。

[0161] 现参考图30，更详细地说明电平移位1接收器2910。在一个实施例中，电平移位1接收器2910可包含向下电平移位器3005、第一反相器3010、第二反相器3015、第一缓冲器
3020、第三反相器3025、第二缓冲器3030和第三缓冲器3135。在一些实施例中，电平移位1接
收器2910使(L_SHIFT1)信号向下移位(即，调变)3×Vth的电压(例如，使用三个增强型晶体
管，其中每个增强型晶体管可具有接近Vth的栅极到源极电压)。在其它实施例中，可使用更
少或更多向下移位晶体管。

[0162] 在其它实施例中，最后一个源极跟随器晶体管可跨越其栅极到其源极具有三二极管连接式晶体管钳。在一些实施例中，可使用此配置，这是因为其源极电压可仅高达(Vdd_
HS)(即，这是因为其漏极连接到Vdd_HS)，而其栅极电压可高达V(L_SHIFT1)‑2×Vth。因此，
在一些实施例中，最终源极跟随器晶体管上的最大栅极到源极电压可大于装置技术的最大
额定栅极到源极电压。

[0163] 在其它实施例中，第一反相器3010还可具有用于高侧欠压锁定的使用由高侧UVLO电路2915产生的(UV_LS1)信号的“或非”门。在一个实施例中，电平移位1接收器2910(见图
29)的输出可以是被传达到上拉晶体管2960(见图29)的栅极的(PU_FET)信号。此信号可具
有从低状态下的0伏变成高状态下的(Vdd_HS)+(Vdd_HS‑Vth)的电压。此电压可在接通脉冲
的持续时间内保持接通。

[0164] 现参考图31，更详细地说明电平移位2接收器2920。在一个实施例中，电平移位2接收器2920可类似于上文所论述的电平移位1接收器2910。在其它实施例中，电平移位2接收
器2920可包含消隐脉冲产生器3105、向下电平移位器3110、第一反相器3115、第二反相器
3120、第一缓冲器3125、第三反相器3130、第二缓冲器3135和第三缓冲器3140。在一个实施
例中，除了3×Vth向下电平移位器3110和多个反相器/缓冲器级以外，还可使用消隐脉冲产
生器3105。

[0165] 在其它实施例中，可使用不同配置。在一些实施例中，当电平移位2接收器2920出于更好的dv/dt抗扰而兼任高侧晶体管2125(见图21)关断以及消隐晶体管2940(见图29)驱
动时，此特定配置可以是有用的。在一些实施例中，消隐脉冲产生器3105可与图17中所说明
的电平移位2接收器1520相同。在一个实施例中，电平移位2接收器2920(见图29)可接收(L_
SHIFT2)和(UV_LS2)信号，并作为响应而向下拉晶体管2965传输(PD_FET)信号。在其它实施
例中，第一反相器3115可具有用于来自高侧UVLO电路2915(见图29)的(UV_LS2)信号的两输
入“与非”门。

[0166] 现参考图32，更详细地说明高侧UVLO电路2915。在一个实施例中，高侧UVLO电路2915可包含向下电平移位器3205和电阻器上拉反相器级3210。在一些实施例中，高侧UVLO
电路2915可经配置以通过在引导电容器2110电压变得低于某一阈值时关断到高侧晶体管
2125(见图21)的(HS_GATE)信号来防止电路故障。在一个实例实施例中，高侧UVLO电路2915
被设计成在(Vboot)减小到比开关节点(Vsw)2145电压高小于4×Vth的值时接合。在另一实
施例中，向下电平移位器3205的输出可以是发射到第二电平移位接收器2920的(UV_LS2)信
号，且电阻器上拉反相器级3210的输出可以是发射到第一电平移位接收器2910的(UV_LS1)
信号。

[0167] 如下文所论述，在一些实施例中，高侧UVLO电路2915可不同于上文分别在图14和18中所论述的半桥电路100的高侧UVLO电路1415。在一个实施例中，(Vboot)信号可向下移
位3×Vth并经传送到电阻器上拉反相器级3210。在其它实施例中，因为电平移位2接收器电
路2920(见图29)基于高侧晶体管2125(见图21)而控制关断过程，所以在电平移位2接收器
电路2920的输入处直接应用到“与非”门的3×Vth向下移位输出将接合欠压锁定。

[0168] 但是，在一些实施例中，因为引导电压可能过低，所以此电压也可保持上拉晶体管2960(见图29)接通。在一些实施例中，这会引起冲突。当电平移位2接收器电路2920(见图
29)尝试保持高侧晶体管2125(见图21)时，电平移位1接收器电路2910可尝试接通高侧晶体
管。为了避免此情形，一些实施例可使来自高侧UVLO电路2915(见图29)的3×Vth向下移位
信号的输出反相，并将其发送到电平移位1接收器电路2910上的NOR输入。此可确保电平移
位1接收器电路2910不干扰UVLO引发的关断过程。

[0169] 现参考图33，更详细地说明高侧晶体管驱动器2130。在一个实施例中，高侧晶体管驱动器2130可包含第一反相器3305、第一缓冲器3310、第二反相器3315、第二缓冲器3320和
第三缓冲器3325。在一些实施例中，高侧晶体管驱动器2130可以是比图1中所说明的半桥电
路100中使用的高侧晶体管驱动器130更基本的设计。在一个实施例中，高侧晶体管驱动器
2130从状态存储电容器2955(见图29)接收(S_CAP)信号，并将对应驱动(HS_GATE)信号递送
到高侧晶体管2125(见图21)。更具体地说，当(S_CAP)信号处于高状态下时，(HS_GATE)信号
处于高状态下且反之亦然。

[0170] 半桥电路2号操作

[0171] 半桥电路2100(见图21)的以下操作序列仅仅是实例，且可在不脱离本发明的情况下使用其它序列。现将同时参考图21、22和29。

[0172] 在一个实施例中，当(PWM_LS)信号处于高状态下时，低侧逻辑、控制和电平移位电路2150可向低侧晶体管驱动器2120发送高信号，所述低侧晶体管驱动器接着将所述信号传
达到低侧晶体管2115以将其接通。这可将开关节点(Vsw)2145电压设定为接近0伏。在其它
实施例中，当低侧晶体管2115接通时，其可提供路径引导电容器2110充电。充电路径可具有
高电压引导二极管与晶体管的并联组合。

[0173] 在一些实施例中，引导晶体管驱动电路2225可向提供用于为引导电容器2110充电的低电阻路径的引导晶体管提供驱动信号(BOOTFET_DR)。在一个实施例中，引导二极管可
确保当不存在低侧栅极驱动信号(LS_GATE)时在启动期间存在用于为引导电容器2110充电
的路径。在此时间期间，(PWM_HS)信号处于低状态下。如果(PWM_HS)信号在此时间期间无意
中接通，那么从低侧驱动器电路2220产生的(STP_HS)信号将防止高侧晶体管2125接通。如
果在(PWM_HS)信号接通时接通(PWM_LS)信号，那么从反相器/缓冲器2250和反相器2275产
生的(STP_LS1)和(STP_LS2)信号分别将防止低侧晶体管2115接通。另外，在一些实施例中，
(LS_UVLO)信号可防止低侧栅极2117和高侧栅极2127在(Vcc)或(Vdd_LS)变得低于预定电
压电平时接通。

[0174] 相反地，在一些实施例中，当(PWM_LS)信号处于低状态下时，到低侧晶体管2115的(LS_GATE)信号也可处于低状态下。在一些实施例中，在(PWM_LS)低信号与(PWM_HS)高信号
转变之间的停滞时间期间，电感负载可迫使高侧晶体管2125或低侧晶体管2115在同步整流
器模式下接通，这取决于功率流的方向。如果高侧晶体管2125在停滞时间期间接通(例如，
处于升压模式下)，那么开关节点(Vsw)2145电压可上升接近(V+)2135(即，所述干线电压)。
开关节点(Vsw)2145上的此dv/dt条件可倾向于相对于开关节点(即，由于电容耦合到接地)
将(L_SHIFT1)节点拉动到低状态，这可接通高侧晶体管驱动器2130，从而引起高侧晶体管
2125的非既定导电。此条件可抵消停滞时间，从而引起击穿。

[0175] 在一些实施例中，通过使用消隐脉冲产生器2223以感测低侧晶体管2115的关断瞬变并发送脉冲以接通第二电平移位晶体管2215，可防止此条件发生。此可将(L_SHIFT2)信
号拉到低状态，这可接着与电平移位2接收器电路2920通信以产生消隐脉冲来驱动消隐晶
体管2940。在一个实施例中，消隐晶体管2940可充当上拉以防止(L_SHIFT1)信号相对于开
关节点(Vsw)2145进入低状态。

[0176] 在其它实施例中，在停滞时间之后，当(PWM_HS)信号从低状态转变到高状态时，接通脉冲产生器2260可产生接通脉冲。这可在短暂的时间段内将(L_SHIFT1)节点电压拉低。
在其它实施例中，此信号可由电平移位1接收器电路2910反相，且短暂高信号将被发送到将
使状态存储电容器2955充电到高状态的上拉晶体管2960。这可在高侧晶体管驱动器2130的
输入处产生将接通高侧晶体管2125的对应高信号。开关节点(Vsw)2145电压可保持接近(V
+)2135(即，干线电压)。状态存储电容器2955电压可在此时间期间保持在高状态下，这是因
为不存在放电路径。

[0177] 在又另外实施例中，在接通脉冲期间，引导电容器2110可通过第一电平移位晶体管2203放电。但是，因为所述时间段相对较短，所以引导电容器2110可不如其将在第一电平
移位晶体管2203在(PWM_HS)信号的整个持续时间期间接通的情况下同等多地放电(图1中
的半桥电路100中状况也是如此)。更具体地说，在一些实施例中，这可使UVLO啮合的开关频
率是比在图1中的半桥电路100中相对更低的值。

[0178] 在一些实施例中，当(PWM_HS)信号从高状态转变到低状态时，关断脉冲产生器2270可产生关断脉冲。这可在短暂的时间段内将(L_SHIFT2)节点电压拉低。此信号可由电
平移位2接收器电路2920反相，且短暂高信号将被发送到将使状态存储电容器2955放电到
低状态的下拉晶体管2965。这将在高侧晶体管驱动器2130的输入处产生将关断高侧晶体管
2125的低信号。在其它实施例中，状态存储电容器2955电压可在此时间期间保持在低状态
下，这是因为其不具有放电路径。

[0179] 在一个实施例中，因为电路2100中的关断过程不涉及通过高值上拉电阻器为电平移位节点电容器充电，所以关断时间可比在图1的半桥电路100中相对更短。在其它实施例
中，高侧晶体管2125接通和关断过程可受大体上类似的电平移位晶体管2203、2215的接通
控制，因此接通和关断传播延迟可大体上类似。这可产生不需要如在图1中的半桥电路100
中使用的上拉触发电路和/或上拉晶体管两者的实施例。

[0180] ESD电路

[0181] 现参考图34，在一些实施例中，一或多个引脚(即，从电子封装内的半导体装置到电子封装上的外部端的连接件)可使用静电放电(ESD)箝位电路以保护电路。以下实施例说
明可在本文中所公开的一或多个实施例以及可需要ESD保护的其它实施例中的一或多个引
脚上使用的ESD箝位电路。在其它实施例中，本文中所公开的ESD箝位电路可用于基于GaN的
装置上。

[0182] 说明静电放电(ESD)箝位电路3400的一个实施例。ESD箝位电路3400可具有使用由一或多个增强型晶体管制成的一或多个源极随耦器级3405的配置。每个源极随耦器级3405
可具有连接到邻近源极随耦器级的源极3407的栅极3406。在所说明实施例中，在图34中，使
用四个源极随耦器级3405，但是在其它实施例中，可使用更少或更多源极随耦器级。电阻器
3410耦合到源极随耦器级3405的源极3407。

[0183] ESD晶体管3415耦合到一或多个源极随耦器级3405，并可经配置以在暴露于过压脉冲时传导大于500mA的电流，如下文所论述。电阻器3410安置于ESD晶体管3415的源极
3420与源极随耦器级3405的每个源极3407之间。源极随耦器级3405的漏极3408连接到ESD
晶体管3415的漏极3425。最后一个源极随耦器级的源极3407耦合到ESD晶体管3415的栅极
3430。

[0184] 在一个实施例中，ESD箝位电路3400的接通电压可由源极随耦器级3405的总数目设定。但是，因为最后一个源极随耦器级是具有某一漏极3408到源极3407电压和栅极3406
到源极电压的晶体管，所以穿过最终电阻器3410的电流可以是相对大的，并可跨越ESD晶体
管3415产生更大的栅极3430到源极3420电压。此条件可产生相对大的ESD电流能力，且在一
些实施例中相比于其它ESD电路配置产生提高的泄漏性能。

[0185] 在其它实施例中，ESD箝位电路3400可关于晶体管大小和电阻器值具有多个自由度。在一些实施例中，ESD箝位电路3400可以能够制成小于其它ESD电路配置。在其它实施例
中，可通过在源极随耦器级3405更接近ESD晶体管3415时递增地增大源极随耦器级的大小
来提高ESD箝位电路3400的性能。在其它实施例中，电阻器3410可例如被耗尽型晶体管、参
考电流吸收器或参考电流源替换。

[0186] 现参考图35，说明类似于图34中的ESD箝位电路3400的实施例，但是，ESD箝位电路3500可在不同配置中具有电阻器，如下文更详细地论述。ESD箝位电路3500可具有使用由一
或多个增强型晶体管制成的一或多个源极随耦器级3505的配置。每个源极随耦器级3505可
具有连接到邻近源极随耦器级的源极3507的栅极3506。在所说明实施例中，在图35中，使用
四个源极随耦器级3505，但是在其它实施例中，可使用更少或更多源极随耦器级。电阻器
3510耦合于邻近源极随耦器级3505的源极3507之间。ESD晶体管3515通过安置于ESD晶体管
3515的源极3520与源极随耦器级3505的源极3507之间的电阻器3510耦合到源极随耦器级
3505。源极随耦器级3505的漏极3508可耦合在一起，且耦合到ESD晶体管3515的漏极3525。

[0187] 电子封装

[0188] 现参考图36和37，在一些实施例中，一或多个半导体装置可安置于一或多个电子封装中。电子封装的多种封装配置和类型可用，且处于本公开的范围内。图36说明称为在内
部具有两个半导体装置的四边扁平无引脚电子封装的一个实例。

[0189] 电子封装3600可具有具有由一或多个端3620包围的一或多个裸片垫3615的封装基底3610。在一些实施例中，封装基底3610可包括引线框，而在其它实施例中，其可包括有
机印刷电路板、陶瓷电路或另一种材料。

[0190] 在图36中所描绘的实施例中，第一装置3620安装到第一裸片垫3615且第二装置3625安装到第二裸片垫3627。在另一实施例中第一装置3620和第二装置3625中的一或多个
分别可安装于安装到封装基底3610的绝缘体(未展示)上。在一个实施例中，绝缘体可以是
陶瓷或其它非导电材料。第一装置3620和第二装置3625分别通过线接合3630或任何其它类
型的电互连件电耦合到端3640，电互连件例如是可用于倒装芯片应用中的倒装芯片凸块或
柱。焊线3630可在装置接合垫3635与端3640之间延伸，且在一些状况下延伸到裸片垫3615、
3627，且在其它状况下延伸到邻近装置上的接合垫3635。

[0191] 现参考图37，展示电子封装3600的等角视图。端3640以及裸片附接垫3615和3627可安置于外表面上且经配置以附接到印刷电路板或其它装置。在其它实施例中，端3640以
及裸片附接垫3615和3627可仅可在电子封装3600内部内近接，且其它连接件可安置于电子
封装的外部上。更具体地说，一些实施例可具有内部电气路线，且在内部与外部连接件之间
可能不存在一对一相关性。

[0192] 在其它实施例中，第一装置3620和第二装置3625(见图36)和封装基底3610的顶表面可由例如模制化合物等非导电材料囊封。可使用多种其它电子封装，例如但不限于SOIC、
DIPS、MCM等等。另外，在一些实施例中，每个装置可在单独的电子封装中，而其它实施例可
具有单个封装内的两个或更多个电子装置。其它实施例可具有一或多个电子封装内的一或
多个无源装置。

[0193] 图38是替代性高侧控制电路3800的实施例的示意图。控制电路3800包含接收器3810、电平移位3820、逻辑块3830、锁存器3840和HS UVLO 3850。举例来说，高侧控制电路
3800是图1的高侧逻辑和控制电路153的实施例。控制电路3800连接到供电电压节点Vboot
和Vdd_hs。另外，控制电路3800连接到Vsw作为接地参考。基于所说明IN和RESET1和RESET2
输入处的信号，控制电路3800在所说明OUT输出处产生输出信号。响应于输出信号，例如图1
中所说明的HS驱动装置130等驱动电路控制例如图1中所说明的高侧功率晶体管125等功率
晶体管的导电状态。

[0194] 在所说明IN输入处，控制电路3800经配置以从电平移位信号产生器接收电平移位信号。电平移位信号可包含负脉冲，其中脉冲的前(下降)边缘致使控制电路3800在所说明
OUT输出处产生致使功率晶体管导电的电压电平，且其中脉冲的后(升高)边缘致使控制电
路3800在所说明OUT输出处产生致使功率晶体管不导电的电压电平。

[0195] 另外，在一些实施例中，响应于所说明RESET1和RESET2输入处的复位信号，控制电路3800可经配置以在所说明OUT输出处产生电压电平，所述电压电平致使功率晶体管不改
变导电性状态，而不论在所说明IN输入处接收到的电平移位信号。

[0196] 此外，在一些实施例中，控制电路3800致使功率晶体管在Vboot电压小于大于Vsw输出节点处的电压的阈值时不导电。

[0197] 接收器3810包含经配置以向IN输入提供电流使得电平移位信号产生器与电流源协作地产生电平移位信号的电流源。电流源向或朝向Vboot驱动电平移位信号的电压，且电
平移位信号产生器向或朝向接地电压条件性地驱动电平移位信号的电压。接收器3810经配
置以在其输出OUT处产生与电平移位信号产生器是否向或朝向接地电压驱动电平移位信号
的电压一致的电压。

[0198] 在一些实施例中，接收器3810还经配置以响应于在RESET1输入处接收到的复位信号而向或朝向Vboot驱动电平移位信号的电压。

[0199] 在电平移位3820的输入IN处，电平移位3820在接收器3810的输出处接收由接收器3810产生的电压。响应于接收到的电压的改变，其中接收到的电压的改变与电平移位信号
的改变一致，电平移位3820基于接收到的电压的改变而在电平移位3820的产生电压。

[0200] 在一些实施例中，电平移位3820还经配置以响应于RESET2输入处接收到的复位信号且不论在电平移位3820的输入IN处接收到的电压的状态或状态改变而将电平移位3820
的输出处的电压驱动到预定电压状态。

[0201] 在逻辑块3830的输入IN处，逻辑块3830接收在电平移位3820的输出处由电平移位3820产生的电压。响应于接收到的电压，电平移位3830基于接收到的电压而在逻辑块3830
的输出处产生用于锁存器3840的输入的电压，其中在逻辑块3830的输出处产生的电压与由
电平移位3820在电平移位3820的输出处产生的电压一致，并因此与电平移位信号的状态改
变一致。

[0202] 在一些实施例中，逻辑块3830还经配置以响应于在UVLO输入处接收到的UVLO信号而将逻辑块3830的输出处的电压驱动到锁存器3840的预定电压状态，而不论由电平移位
3820在电平移位3820的输出处产生的电压的状态或状态改变，且因此不论电平移位信号的
状态或状态改变。锁存器3840的预定电压状态致使锁存器3840在其Q输出处产生致使功率
晶体管不导电的输出电压。

[0203] 当Vboot电压小于大于Vsw输出节点处的电压的阈值时，HS UVLO 3850产生UVLO信号。当Vboot电压大于大于Vsw输出节点处的电压的阈值时，HS UVLO 3850不产生UVLO信号。
HS UVLO 3850可与图18的UVLO电路1415具有相同或类似特性、特征、组件和/或功能性。

[0204] 在锁存器3840的输入S和R处，锁存器3840在逻辑块3830的输出处接收由逻辑块3830产生的电压。锁存器3840可以是所属领域的技术人员已知的任何S/R锁存器。响应于接
收到的电压，锁存器3840基于接收到的电压而在锁存器3840的输出处产生电压，其中在锁
存器3840的输出处产生的电压与由逻辑块3830在逻辑块3830的输出处产生的电压一致，并
因此与电平移位信号的状态改变一致。

[0205] 举例来说，响应于向或朝向接地电压驱动的电平移位信号的状态，锁存器3840可在锁存器3840的输出处产生致使功率晶体管接通的电压，且响应于向或朝向Vboot的电压
驱动的电平移位信号的状态，锁存器3840可在锁存器3840的输出处产生致使功率晶体管关
断的电压。

[0206] 图39是图38的接收器3810的实施例的接收器3900的示意图。接收器3900包含在连接到节点Vboot的功率节点Vb与标记为IN和OUT两者的节点之间并联连接的电流源3910、复
位晶体管3920与钳3930。

[0207] 电流源3910经配置以从功率节点Vb向IN和OUT节点传导电流。电流源3910可包含无源电阻器、二极管连接式晶体管、电流源或经配置以将来自功率节点Vb的电流提供给IN
和OUT节点的另一电路或电路元件。

[0208] 当在IN和OUT节点处与电平移位信号产生器连接时，当电平移位信号产生器吸收电流时，电平移位信号产生器向或朝向接地电压拉低IN和OUT节点处的电压。当电平移位信
号产生器不吸收电流时，电流源3910向或朝向功率节点处的电压Vb将IN和OUT节点处的电
压上拉。

[0209] 当将RESET输入驱动到功率节点Vb处的电压时，复位晶体管3920向或朝向功率节点Vb处的电压将IN和OUT节点处的电压驱动高，而不论电平移位信号产生器是否吸收电流。
可替代地使用提供类似功能的其它电路。

[0210] 钳3930经配置以条件性地提供功率节点Vb与IN和OUT节点之间的低电阻路径。举例来说，如果功率节点Vb与IN和OUT节点之间的电压超出阈值，那么钳3930可提供功率节点
Vb与IN和OUT节点之间的低电阻路径以便大体上防止功率节点Vb与IN和OUT节点之间的电
压进一步增大。在一些实施例中，钳3930包含各自具有与功率节点Vb与IN和OUT节点之间的
期望的最大电压差一致的击穿电压的背靠背齐纳二极管。可另外或替代地使用其它箝位电
路。

[0211] 图40是图38的电平移位3820的实施例的电平移位4000的示意图。电平移位4000包含在连接到接收器的输出节点的输入节点IN与输出节点OUT之间并联连接的电流源4010、
复位晶体管4020、钳4030。电平移位4000还包含电平移位电容器4040。

[0212] 电流源4010经配置以在输出节点OUT节点与Vsw之间双向地传导电流。电流源4010可包含无源电阻器、一对二极管连接式晶体管、一对电流源或经配置以在输出节点OUT节点
与Vsw之间双向提供电流的一或多个其它电路或电路元件。

[0213] 电平移位电容器4040经配置以将输入节点IN处的电压的改变耦合到输出节点OUT。在输出节点OUT处的电压处于或大体上处于Vsw的电压的情况下，响应于输入节点IN处
的电压中的负转变，由于电平移位电容器4040，输出节点OUT处的电压从Vsw的电压减小。一
旦输入节点IN处的负电压转变已结束，那么电流源4010向输出节点OUT提供来自Vsw处的电
压的电流，直到输出节点OUT处的电压返回到Vsw的电压为止。因此，响应于输入节点IN处的
电压中的负转变，电平移位4000从输出节点OUT处的电压Vsw产生负电压尖峰。

[0214] 类似地，在输出节点OUT处的电压处于或大体上处于Vsw的电压的情况下，响应于输入节点IN处的电压中的正转变，由于电平移位电容器4040，输出节点OUT处的电压从Vsw
的电压增大。一旦输入节点IN处的正电压转变已结束，那么电流源4010向输出节点OUT提供
来自Vsw处的电压的电流，直到输出节点OUT处的电压返回到Vsw的电压为止。因此，响应于
输入节点IN处的电压中的正转变，电平移位4000从输出节点OUT处的电压Vsw产生正电压尖
峰。

[0215] 当RESET输入驱动到功率节点Vb处的电压时，复位晶体管4020向或朝向Vsw的电压驱动输出节点OUT处的电压，例如而不论输入节点IN处的电压中的转变

[0216] 钳4030经配置以条件性地提供输出节点OUT与Vsw之间的低电阻路径。举例来说，如果输出节点OUT与Vsw之间的电压超出阈值，那么钳4030可提供输出节点OUT与Vsw之间的
低电阻路径以便大体上防止输出节点OUT与Vsw之间的电压进一步增大。在一些实施例中，
钳4030包含各自具有与输出节点OUT与Vsw之间的期望的最大电压差一致的击穿电压的背
靠背齐纳二极管。可另外或替代地使用其它箝位电路。

[0217] 图41是图38的逻辑块3830的实施例的逻辑块4100的示意图。逻辑块4100包含电流源4110、晶体管4120、“或非”门4130和“或”门4140。

[0218] 在UVLO节点处的电压低的情况下，响应于来自输入节点IN处的Vsw处的电压的负尖峰，“或”门4140不进行任何动作，且晶体管4120变得导电，以使得晶体管4120的漏极处的
电压从Vdd的电压下降到低于“或非”门4130的阈值电压的电压。在UVLO输入低的情况下，响
应于晶体管4120的漏极处的减小的电压，“或非”门4130致使输出OUTS处的电压变高直到
Vdd的电压。一旦输入节点IN处的负电压尖峰结束，那么晶体管4120不导电，且电流源4110
将晶体管4120的漏极处的电压驱动到大于“或非”门4130的阈值电压的电平。响应于晶体管
4120的漏极处的增大的电压，“或非”门4130致使输出OUTS变低直到Vsw的电压。因此，响应
于来自输入节点IN处的Vsw处的电压的负尖峰，逻辑块4100在输出OUTS处产生正电压脉冲。

[0219] 在UVLO节点处的电压低的情况下，响应于来自输入节点IN处的Vsw处的电压的正尖峰，晶体管4120保持非导电，且“或非”门4140致使输出OUTR处的电压变高。一旦输入节点
IN处的正电压尖峰结束，那么“或”门4140致使输出OUTR变低。因此，响应于来自输入节点IN
处的Vsw处的电压的正尖峰，逻辑块4100在输出OUTR处产生正电压脉冲。

[0220] 图42是说明图38的高侧控制电路3800的各种信号的波形的波形图，所述高侧控制电路操作为接收器3900作为接收器3810，电平移位4000作为电平移位3820，且逻辑块4100
作为逻辑块3830，而RESET和UVLO信号都是低的。

[0221] 参考图38和42，在时间T1，响应于电平移位信号产生器吸收来源于接收器3810的电流，接收器3810的输入IN处的电压从节点Vboot处的电压减小。在此实施例中，接收器
3810的输入IN处的电压与电平移位3820的输入IN处的电压相同。

[0222] 响应于电平移位3820的输入IN处的电压中的负转变，通过逻辑块3830的输入IN处的电平移位3820产生负电压尖峰。

[0223] 响应于逻辑块3830的输入IN处的负电压尖峰，逻辑块3830在锁存器3840的S输入处产生正电压脉冲。

[0224] 响应于锁存器3840的S输入处的正电压脉冲，锁存器3840致使锁存器3840的输出变高。举例来说，锁存器3840的输出可用作到经配置以驱动功率晶体管的驱动器电路的输
入，其中锁存器3840的高输出致使驱动器使功率晶体管变得导电。

[0225] 在时间T2，响应于停止以吸收电流的电平移位信号产生器，接收器3810引起接收器3810的输入IN处的电压返回到节点Vboot处的电压。在此实施例中，接收器3810的输入IN
处的电压与电平移位3820的输入IN处的电压相同。

[0226] 响应于电平移位3820的输入IN处的电压中的正转变，通过逻辑块3830的输入IN处的电平移位3820产生正电压尖峰。

[0227] 响应于逻辑块3830的输入IN处的正电压尖峰，逻辑块3830在锁存器3840的R输入处产生正电压脉冲。

[0228] 响应于锁存器3840的R输入处的正电压脉冲，锁存器3840致使锁存器3840的输出变低。当用作到经配置以驱动功率晶体管的驱动器电路的输入时，锁存器3840的低输出致
使驱动器使功率晶体管变得非导电。

[0229] 图43是图38的接收器3810的实施例的接收器4300的示意图。接收器4300包含在连接到节点Vboot的功率节点Vb与输入节点IN之间并联连接的电流源4310、复位晶体管4320
与钳4330。电流源4310、复位晶体管4320与钳4330分别与在本文中参考接收器3900在其它
处论述的电流源3910、复位晶体管3920和钳3930具有类似或相同特性。

[0230] 接收器4300还包含反相器4340、齐纳二极管4350、电流源4360和旁路电容器4370。

[0231] 电流源4310经配置以将来自功率节点Vb的电流传导到输入节点IN。电流源4310可包含无源电阻器、二极管连接式晶体管、电流源或经配置以将来自功率节点Vb的电流提供
给输入节点IN的另一电路或电路元件。

[0232] 当在输入节点IN处与电平移位信号产生器连接时，当电平移位信号产生器吸收电流时，电平移位信号产生器向或朝向接地电压拉低输入节点IN处的电压。当电平移位信号
产生器不吸收电流时，电流源4310向或朝向功率节点Vb处的电压将输入节点IN处的电压拉
高。

[0233] 当RESET输入驱动到功率节点Vb处的电压时，复位晶体管4320向或朝向功率节点Vb处的电压将输入节点IN处的电压驱动高，而不论电平移位信号产生器是否吸收电流。可
替代地使用提供类似功能的其它电路。

[0234] 钳4330经配置以条件性地提供功率节点Vb与输入节点IN之间的低电阻路径。举例来说，如果功率节点Vb与输入节点IN之间的电压超出阈值，那么钳4330可提供功率节点Vb
与输入节点IN之间的低电阻路径以便大体上防止功率节点Vb与输入节点IN之间的电压进
一步增大。在一些实施例中，钳4330包含各自具有与功率节点Vb与输入节点IN之间的期望
的最大电压差一致的击穿电压的背靠背齐纳二极管。可另外或替代地使用其它箝位电路。

[0235] 齐纳二极管4350、电流源4360和旁路电容器4370如所说明连接于功率节点Vb与开关节点Vsw之间。齐纳二极管4350、电流源4360和旁路电容器4370协作地在节点VMID处产生
电压，其中节点VMID处的电压介于功率节点Vb处的电压与开关节点Vsw处的电压之间。另
外，节点VMID处的电压大体上由功率节点Vb处的电压和齐纳二极管4350的击穿电压决定，
且大体上等于功率节点Vb处的电压减齐纳二极管4350的击穿电压。

[0236] 电流源4360将电流吸收到节点Vsw，并与本文中论述的其它电流源可具有类似或相同特性。至少部分地因为电流源4360将电流吸收到节点Vsw，所以节点VMID处的电压保持
大体上处于功率节点Vb处的电压减齐纳二极管4350的击穿电压。

[0237] 通过响应于例如由于反相器4340和任何其它噪声耦合源的开关的功率节点Vb与节点Vsw之间的电流改变发出而并吸收电荷，旁路电容器4370有助于将节点VMID处的电压
保持大体上处于功率节点Vb处的电压减齐纳二极管4350的击穿电压。

[0238] 反相器4340具有连接到功率节点Vb的电源端和连接到节点VMID的接地端。因此，当输入IN处的电压大于输入阈值时，输出OUT处的电压大约是节点VMID处的电压。类似地，
当输入IN处的电压小于输入阈值时，输出OUT处的电压大约是功率节点Vb处的电压。反相器
4340的输入阈值介于功率节点Vb处的电压与节点VMID处的电压之间。举例来说，反相器
4340的输入阈值可以是约功率节点Vb处的电压与节点VMID处的电压之间的中点。

[0239] 在一些实施例中，使用非反相缓冲器，而非反相器4340。非反相缓冲器可与参考反相器4340所论述的输入阈值具有与输入阈值相关的类似或相同特性。

[0240] 因此，相比于反相器4340的输入阈值，接收器4300的输出节点OUT处的电压取决于接收器4300的输入节点IN处的电压，其中反相器4340的输入阈值取决于反相器4340的结
构、齐纳二极管4350的击穿电压和功率节点Vb处的电压。因此，在操作期间，反相器4340的
阈值电压随功率节点Vb处的电压而按比例缩放。

[0241] 图44是图38的逻辑块3830的实施例的逻辑块4400的示意图。逻辑块4400包含电流源4410、晶体管4420、“或”门4430、反相器4435“或非”门4440和反相器4445。

[0242] 在UVLO节点处的电压低的情况下，响应于来自输入节点IN处的Vsw处的电压的正尖峰，晶体管4420保持非导电，且反相器4445和“或非”门4440致使输出OUTS处的电压变高。
一旦输入节点IN处的正电压尖峰结束，那么反相器4445和“或非”门4440致使输出OUTS变
低。因此，响应于来自输入节点IN处的Vsw处的电压的正尖峰，逻辑块4400在输出OUTS处产
生正电压脉冲。

[0243] 在UVLO节点处的电压低的情况下，响应于来自输入节点IN处的Vsw处的电压的负尖峰，反相器4445和“或非”门4440不进行任何动作，且晶体管4420变得导电，以使得晶体管
4420的漏极处的电压从Vdd的电压下降到低于反相器4435的阈值电压的电压。在UVLO输入
低的情况下，响应于晶体管4420的漏极处的减小的电压，反相器4435和“或”门4430致使输
出OUTR处的电压变高直到Vdd的电压。一旦输入节点IN处的负电压尖峰结束，那么晶体管
4420不导电，且电流源4410将晶体管4420的漏极处的电压驱动到大于反相器4435的阈值电
压的电平。响应于晶体管4420的漏极处的增大的电压，反相器4435和“或”门4430致使输出
OUTR变低直到Vsw的电压。因此，响应于来自输入节点IN处的Vsw处的电压的负尖峰，逻辑块
4400在输出OUTR处产生正电压脉冲。

[0244] 图45是说明图38的高侧控制电路3800的各种信号的波形的波形图，所述高侧控制电路操作为接收器4300作为接收器3810，电平移位4000作为电平移位3820，且逻辑块4400
作为逻辑块3830，而RESET1、RESET2和UVLO信号是低的。

[0245] 参考图38和45，在时间T1，响应于电平移位信号产生器吸收来源于接收器3810的电流，接收器3810的输入IN处的电压从节点Vboot处的电压减小。

[0246] 响应于接收器3810的输入IN处的电压减小，3810的反相器致使电平移位3820的输入IN处的电压从功率节点VMIS处的电压转变到功率节点Vboot处的电压。

[0247] 响应于电平移位3820的输入IN处的电压中的正转变，通过逻辑块3830的输入IN处的电平移位3820产生正电压尖峰。

[0248] 响应于逻辑块3830的输入IN处的正电压尖峰，逻辑块3830在锁存器3840的S输入处产生正电压脉冲。

[0249] 响应于锁存器3840的S输入处的正电压脉冲，锁存器3840致使锁存器3840的输出变高。举例来说，锁存器3840的输出可用作到经配置以驱动功率晶体管的驱动器电路的输
入，其中锁存器3840的高输出致使驱动器使功率晶体管变得导电。

[0250] 在时间T2，响应于停止以吸收电流的电平移位信号产生器，接收器3810引起接收器3810的输入IN处的电压返回到节点Vboot处的电压。

[0251] 响应于接收器3810的输入IN处的电压增大，3810的反相器致使电平移位3820的输入IN处的电压从功率节点Vboot处的电压转变到节点VMID处的电压。

[0252] 响应于电平移位3820的输入IN处的电压中的负转变，通过逻辑块3830的输入IN处的电平移位3820产生负电压尖峰。

[0253] 响应于逻辑块3830的输入IN处的负电压尖峰，逻辑块3830在锁存器3840的R输入处产生正电压脉冲。

[0254] 响应于锁存器3840的R输入处的正电压脉冲，锁存器3840致使锁存器3840的输出变低。当用作到经配置以驱动功率晶体管的驱动器电路的输入时，锁存器3840的低输出致
使驱动器使功率晶体管变得非导电。

[0255] 图46是说明图38的高侧控制电路3800的各种信号的波形的波形图，所述高侧控制电路操作为接收器4300作为接收器3810(非反相缓冲器替代反相器4340)，电平移位4000作
为电平移位3820，且逻辑块4100作为逻辑块3830，而RESET1、RESET2和UVLO信号是低的。

[0256] 参考图38和46，在时间T1，响应于电平移位信号产生器吸收来源于接收器3810的电流，接收器3810的输入IN处的电压从节点Vboot处的电压减小。在此实施例中，由于非反
相缓冲器，接收器3810的输入IN处的电压与电平移位3820的输入IN处的电压具有相同极
性。

[0257] 响应于电平移位3820的输入IN处的电压中的负转变，通过逻辑块3830的输入IN处的电平移位3820产生负电压尖峰。

[0258] 响应于逻辑块3830的输入IN处的负电压尖峰，逻辑块3830在锁存器3840的S输入处产生正电压脉冲。

[0259] 响应于锁存器3840的S输入处的正电压脉冲，锁存器3840致使锁存器3840的输出变高。举例来说，锁存器3840的输出可用作到经配置以驱动功率晶体管的驱动器电路的输
入，其中锁存器3840的高输出致使驱动器使功率晶体管变得导电。

[0260] 在时间T2，响应于停止以吸收电流的电平移位信号产生器，接收器3810引起接收器3810的输入IN处的电压返回到节点Vboot处的电压。在此实施例中，由于非反相缓冲器，
接收器3810的输入IN处的电压与电平移位3820的输入IN处的电压具有相同极性。

[0261] 响应于电平移位3820的输入IN处的电压中的正转变，通过逻辑块3830的输入IN处的电平移位3820产生正电压尖峰。

[0262] 响应于逻辑块3830的输入IN处的正电压尖峰，逻辑块3830在锁存器3840的R输入处产生正电压脉冲。

[0263] 响应于锁存器3840的R输入处的正电压脉冲，锁存器3840致使锁存器3840的输出变低。当用作到经配置以驱动功率晶体管的驱动器电路的输入时，锁存器3840的低输出致
使驱动器使功率晶体管变得非导电。

[0264] 图47是替代性高侧控制电路4700的实施例的示意图。控制电路4700包含接收器4710‑A和4710‑B、电平移位4720‑A和4720‑B、逻辑块4730‑A和4730‑B、锁存器4740和HS 
UVLO 4750。举例来说，高侧控制电路4700是图1的高侧逻辑和控制电路153的实施例。控制
电路4700连接到供电电压节点Vboot和Vdd_hs。另外，控制电路4700连接到Vsw作为接地参
考。基于所说明INA、INB、RESET1‑A、RESET2‑A、RESET1‑B和RESET2‑B输入处的信号，控制电
路4700在所说明OUT输出处产生输出信号。响应于输出信号，例如图1中所说明的HS驱动装
置130等驱动电路控制例如图1中所说明的高侧功率晶体管125等功率晶体管的导电状态。

[0265] 在所说明INA和INB输入处，控制电路4700经配置以从电平移位信号产生器接收电平移位信号。电平移位信号可包含负脉冲，其中脉冲的前(下降)边缘在INA输入处致使控制
电路4700在所说明OUT输出处产生致使功率晶体管导电的电压电平，且其中脉冲的后(升
高)边缘在INB输入处致使控制电路4700在所说明OUT输出处产生致使功率晶体管不导电的
电压电平。

[0266] 另外，在一些实施例中，响应于所说明RESET1‑A、RESET2‑A、RESET1‑B和RESET2‑B输入处的复位信号，控制电路4700可经配置以在所说明OUT输出处产生电压电平，所述电压
电平致使功率晶体管维持其导电性状态，而不论在所说明INA和INB输入处接收到的电平移
位信号。举例来说，可感测到OUT输出中的从低到高转变，且将其用以致使RESET1‑B和
RESET2‑B输入变高以暂时防止锁存器4740的R输入中的非期望正脉冲。类似地，可感测到
OUT输出中的从高到低转变，且将其用以致使RESET1‑A和RESET2‑A输入变高以暂时防止锁
存器4740的S输入中的非期望正脉冲。

[0267] 此外，在一些实施例中，控制电路4700致使功率晶体管在Vboot电压小于大于Vsw输出节点处的电压的阈值时不导电。

[0268] 接收器4710‑A和4710‑B各自包含电流源，所述电流源经配置以向相应IN(A或B)输入提供电流，使得电平移位信号产生器和电流源协作地产生用于接收器4710‑A和4710‑B的
电平移位信号。电流源向或朝向Vboot驱动相应电平移位信号的电压，且电平移位信号产生
器向或朝向接地电压条件性地驱动电平移位信号的电压。接收器4710‑A和4710‑B分别经配
置以在其输出OUT处产生与电平移位信号产生器是否向或朝向接地电压驱动对应电平移位
信号的电压一致的电压。

[0269] 在一些实施例中，接收器4710‑A和4710‑B还各自经配置以响应于在RESET输入处接收到的复位信号而向或朝向Vboot驱动对应电平移位信号的电压。

[0270] 在一些实施例中，接收器4710‑A和4710‑B各自与图43中所说明的接收器4300类似或相同。

[0271] 在电平移位4720‑A和4720‑B的IN输入处，电平移位4720‑A和4720‑B分别在其对应输出处接收由接收器4710‑A和4710‑B产生的电压。响应于其接收到的电压的改变，其中接
收到的电压的改变与电平移位信号的改变一致，电平移位4720‑A和4720‑B分别基于接收到
的电压的改变而在其输出OUT处产生电压。

[0272] 在一些实施例中，电平移位4720‑A和4720‑B还分别经配置以响应于在RESET输入处接收到的复位信号且不论在电平移位4720‑A和4720‑B的相应输入IN处接收到的电压的
状态或状态改变而将其输出处的电压驱动到预定电压状态。

[0273] 在一些实施例中，电平移位4720‑A和4720‑B各自与图40中所说明的电平移位4000类似或相同。

[0274] 在逻辑块4730‑A的输入IN处，逻辑块4730‑A在电平移位4720‑A的输出处接收由电平移位4720‑A产生的电压。响应于接收到的电压，电平移位4730‑A基于接收到的电压而在
逻辑块4730‑A的输出处产生用于锁存器4740的S输入的电压，其中在逻辑块4730‑A的输出
处产生的电压与由电平移位4720‑A在电平移位4720‑A的输出处产生的电压一致，并因此与
输入INA处的电平移位信号的状态改变一致。

[0275] 在一些实施例中，逻辑块4730‑A还经配置以响应于在UVLO输入处接收到的UVLO信号而将逻辑块4730‑A的输出处的电压驱动到锁存器4740的S输入的预定电压状态，而不论
由电平移位4720‑A在电平移位4720‑A的输出处产生的电压的状态或状态改变，且因此不论
输入INA处的电平移位信号的状态或状态改变。锁存器4740的S输入的预定电压状态允许锁
存器4740在其Q输出处产生致使功率晶体管不导电的输出电压。

[0276] 在逻辑块4730‑B的输入IN处，逻辑块4730‑B接收在电平移位4720‑B的输出处由电平移位4720‑B产生的电压。响应于接收到的电压，电平移位4730‑B基于接收到的电压而在
逻辑块4730‑B的输出处产生用于锁存器4740的R输入的电压，其中在逻辑块4730‑B的输出
处产生的电压与由电平移位4720‑B在电平移位4720‑B的输出处产生的电压一致，并因此与
输入INB处的电平移位信号的状态改变一致。

[0277] 在一些实施例中，逻辑块4730‑B还经配置以响应于在UVLO输入处接收到的UVLO信号而将逻辑块4730‑B的输出处的电压驱动到锁存器4740的R输入的预定电压状态，而不论
由电平移位4720‑B在电平移位4720‑B的输出处产生的电压的状态或状态改变，且因此不论
输入INB处的电平移位信号的状态或状态改变。锁存器4740的R输入的预定电压状态引起锁
存器4740在其Q输出处产生致使功率晶体管不导电的输出电压。

[0278] 当Vboot电压小于大于Vsw输出节点处的电压的阈值时，HS UVLO 4750产生UVLO信号。当Vboot电压大于大于Vsw输出节点处的电压的阈值时，HS UVLO 4750不产生UVLO信号。
HS UVLO 4750可与图18的UVLO电路1415具有相同或类似特性、特征、组件和/或功能性。

[0279] 在锁存器4740的输入S和R处，锁存器4740接收在逻辑块4730‑A和4730‑B的输出处由逻辑块4730‑A和4730‑B产生的电压。锁存器4740可以是所属领域的技术人员已知的任何
S/R锁存器。响应于接收到的电压，锁存器4740基于接收到的电压而在锁存器4740的输出处
产生电压，其中在锁存器4740的输出处产生的电压与由逻辑块4730‑A和4730‑B在逻辑块
4730‑A和4730‑B的输出处产生的电压一致，并因此与电平移位信号的状态改变一致。

[0280] 举例来说，响应于向或朝向接地电压驱动的INA处的电平移位信号的状态，锁存器4740可在锁存器4740的输出处产生致使功率晶体管接通的电压，且响应于向或朝向接地电
压驱动的INB处的电平移位信号的状态，锁存器4740可在锁存器4740的输出处产生致使功
率晶体管关断的电压。

[0281] 图48A和48B分别是逻辑块电路4800‑1和4800‑2的示意图。逻辑块电路4800‑1和4800‑2可用于图47的高侧控制电路中。举例来说，逻辑块电路4800‑1和4800‑2可在图47的
高侧控制电路中用作逻辑块4730‑A。虽然逻辑块电路4800‑1与4800‑2中实施的逻辑功能相
同，但是物理实施方案是不同的。

[0282] 图49A和49B分别是逻辑块电路4900‑1和4900‑2的示意图。逻辑块电路4900‑1和4900‑2可用于图47的高侧控制电路中。举例来说，逻辑块电路4900‑1和4900‑2可在图47的
高侧控制电路中用作逻辑块4730‑B。虽然逻辑块电路4900‑1与4900‑2中实施的逻辑功能相
同，但是物理实施方案是不同的。

[0283] 在图47的高侧控制电路的一些实施例中，重要的是从锁存器4740的输入INA到S输入的信号传播延迟路径匹配从锁存器4740的输入INB到R输入的信号传播延迟。在此类实施
例中，可能有利的是将逻辑块电路4800‑1用作逻辑块4730‑A并将逻辑块电路4900‑1用作逻
辑块4730‑B以匹配信号传播延迟。类似地，替代地可能有利的是将逻辑块电路4800‑2用作
逻辑块4730‑A并将逻辑块电路4900‑2用作逻辑块4730‑B以匹配信号传播延迟。

[0284] 图50是说明图47的高侧控制电路4700的各种信号的波形的波形图，所述高侧控制电路操作为接收器4300的示例作为接收器4710‑A和4710‑B，电平移位4000的示例作为电平
移位4720‑A和4720‑B，逻辑块4800‑1和4800‑2中的任一个作为逻辑块4730‑A，且逻辑块
4900‑1和4900‑2中的任一个作为逻辑块4730‑B，而RESET和UVLO信号都是低的。

[0285] 参考图47和50，在时间T1，响应于电平移位信号产生器暂时吸收来源于接收器4710‑A的电流，输入INA处的电压经历来自节点Vboot处的电压的负脉冲。

[0286] 响应于输入INA处的电压中的负脉冲，接收器4710‑A在电平移位电路4720‑A的输入IN处产生正脉冲。

[0287] 响应于电平移位4720‑A的输入IN处的电压中的正脉冲，通过逻辑块4730‑A的输入IN处的电平移位4720‑A产生正脉冲。

[0288] 响应于逻辑块4730‑A的输入IN处的电压的正脉冲，逻辑块4730‑A在锁存器4740的S输入处产生正电压脉冲。

[0289] 响应于锁存器4740的S输入处的正电压脉冲，锁存器4740致使锁存器4740的输出变高。举例来说，锁存器4740的输出可用作到经配置以驱动功率晶体管的驱动器电路的输
入，其中锁存器4740的高输出致使驱动器使功率晶体管变得导电。

[0290] 在时间T2，响应于电平移位信号产生器暂时吸收来源于接收器4710‑B的电流，输入INB处的电压经历来自节点Vboot处的电压的负脉冲。

[0291] 响应于输入INB处的电压中的负脉冲，接收器4710‑B在电平移位电路4720‑B的输入IN处产生正脉冲。

[0292] 响应于电平移位4720‑B的输入IN处的电压中的正脉冲，通过逻辑块4730‑B的输入IN处的电平移位4720‑B产生正脉冲。

[0293] 响应于逻辑块4730‑B的输入IN处的电压的正脉冲，逻辑块4730‑B在锁存器4740的R输入处产生正电压脉冲。

[0294] 响应于锁存器4740的R输入处的正电压脉冲，锁存器4740致使锁存器4740的输出变低。当用作到经配置以驱动功率晶体管的驱动器电路的输入时，锁存器4740的低输出致
使驱动器使功率晶体管变得非导电。

[0295] 在替代性实施例中，高侧控制电路可类似于图47的高侧控制电路4700，其中逻辑块电路4730‑A和4730‑B被替换缓冲器替换，且锁存器4740被具有S输入以及第一和第二R输
入的替换锁存器替换。替换缓冲器具有分别连接到电平移位4720‑A和4720‑B的输出的输
入，并具有分别连接到替换锁存器的S输入和第一R输入的输出。另外，替换锁存器使其第二
R输入连接到由HS UVLO 4750产生的UVLO信号。在一些实施例中，省略替换缓冲器，且电平
移位4720‑A和4720‑B直接驱动替换锁存器的S输入和第一R输入。

[0296] 在前文说明书中，本发明的实施例已经参考可针对不同实施方案变化的许多特定细节进行描述。因此，应在说明性意义上而非限制性意义上看待说明书和图式。本发明范围
的单一和排他性指示符和由申请人预期是本发明范围的内容是以产生此类权利要求，包含
任何后续校正，的具体形式产生于本申请的权利要求书集合的等效范围。