执行命令总线训练的装置和方法

摘要

公开了执行命令总线训练的装置和方法。执行命令总线训练(CBT)操作的动态随机存取存储器(DRAM)装置包括：时钟端子，接收时钟信号；数据时钟端子，接收数据时钟信号；第一数据端子，接收第一数据信号；多个命令/地址端子，在CBT操作期间接收CBT图案，CBT图案包括多个命令/地址信号；多个第二数据端子，在CBT操作期间与所述多个命令/地址信号一一对应；CBT控制逻辑，在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，当确定第一数据信号的第一逻辑电平时进入CBT模式；在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，通过所述多个第二数据端子输出确定的CBT图案；当确第一数据信号的第二逻辑电平时退出CBT模式。

权利要求

1.一种被配置为执行命令总线训练CBT操作的动态随机存取存储器DRAM装置，所述DRAM装置包括：时钟端子，被配置为接收时钟信号；

数据时钟端子，被配置为接收数据时钟信号；

第一数据端子，被配置为接收第一数据信号；

多个命令/地址端子，被配置为在CBT操作期间接收命令总线训练CBT图案，CBT图案包括多个命令/地址信号；

多个第二数据端子，被配置为接收第二数据信号，所述多个第二数据端子在CBT操作期间与所述多个命令/地址信号一一对应；和命令总线训练CBT控制逻辑，被配置为：

在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，并且当确定第一数据信号的第一逻辑电平时进入命令总线训练CBT模式；

在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，并且通过所述多个第二数据端子输出确定的CBT图案；并且当确定第一数据信号的第二逻辑电平时退出CBT模式，

其中，所述多个第二数据端子与第一数据端子彼此不同，从而第二数据信号在CBT操作期间不包括第一数据信号。

2.根据权利要求1所述的DRAM装置，其中，所述CBT控制逻辑包括：比较器，用于通过将CBT图案的每个信号与参考电压进行比较来确定CBT图案的逻辑电平。

3.根据权利要求2所述的DRAM装置，其中，所述CBT控制逻辑还被配置为：用存储在第一模式寄存器中的第一参考电压设置代码来设置参考电压的电平。

4.根据权利要求3所述的DRAM装置，其中，所述CBT控制逻辑还被配置为：通过所述多个第二数据端子接收第二参考电压设置代码，并且在CBT模式期间根据第二参考电压设置代码改变参考电压的电平。

5.根据权利要求4所述的DRAM装置，其中，所述CBT控制逻辑还被配置为：接收数据掩码反转DMI信号，其中，第二参考电压设置代码在DMI信号的上升沿被确定。

6.根据权利要求1所述的DRAM装置，还包括：命令/地址片上终结CA_ODT控制电路，用于在接收CBT图案的同时，向所述多个命令/地址信号中的每个提供估计的阻抗匹配，所述多个命令/地址信号的估计的阻抗从存储在第二模式寄存器中的终结电阻值被选择。

7.根据权利要求6所述的DRAM装置，其中，所述CA_ODT控制电路被配置为：就在进入CBT模式之后和在接收CBT图案之前，执行频率设定点操作。

8.根据权利要求7所述的DRAM装置，其中，频率设定点操作基于所述DRAM装置的操作频率。

9.根据权利要求1所述的DRAM装置，还包括：数据时钟片上终结WCK_ODT控制电路，用于在确定第一数据信号的逻辑电平的同时基于估计的阻抗向数据时钟信号提供终结。

10.根据权利要求1所述的DRAM装置，还包括：数据信号片上终结DQ_ODT控制电路，在CBT模式期间被关闭，然而在正常写入操作期间，DQ_ODT控制电路向第一数据信号和第二数据信号提供对应的终结。

11.一种在动态随机存取存储器DRAM装置上执行命令总线训练CBT的方法，所述方法包括：通过时钟端子接收时钟信号；

通过数据时钟端子接收数据时钟信号；

通过第一数据端子接收第一数据信号；

在数据时钟信号的上升沿和下降沿之一确定第一数据信号的逻辑电平，并且当确定第一数据信号的第一逻辑电平时进入命令总线训练CBT模式；

在CBT模式期间通过命令/地址端子接收命令总线训练CBT图案，CBT图案包括多个命令/地址信号；

在时钟信号的上升沿和下降沿之一确定CBT图案的逻辑电平，并且通过多个第二数据端子输出确定的CBT图案，所述多个第二数据端子接收第二数据信号并且在CBT模式期间与所述多个命令/地址信号一一对应；和当确定第一数据信号的第二逻辑电平时退出CBT模式，

其中，所述多个第二数据端子与第一数据端子彼此不同，从而第二数据信号在CBT模式期间不包括第一数据信号。

12.根据权利要求11所述的方法，其中，确定CBT图案的逻辑电平的步骤通过将CBT图案的每个信号与参考电压进行比较被执行。

13.根据权利要求12所述的方法，其中，参考电压的电平通过存储在第一模式寄存器中的第一模式寄存器值被设置。

14.根据权利要求13所述的方法，还：通过所述多个第二数据端子接收参考电压设置代码，并且在CBT模式期间根据参考电压设置代码改变参考电压的电平。

15.根据权利要求14所述的方法，还：接收数据掩码反转DMI信号，其中，参考电压设置代码在DMI信号的上升沿被确定。

16.根据权利要求11所述的方法，还：在接收CBT图案的同时，基于存储在第二模式寄存器中的所述多个命令/地址信号的终结代码，向所述多个命令/地址信号中的每个提供终结。

17.根据权利要求11所述的方法，还：在确定第一数据信号的逻辑电平的同时，基于存储在第三模式寄存器中的数据时钟信号的终结代码，向数据时钟信号提供终结。

18.根据权利要求11所述的方法，还：贯穿CBT模式，关闭第一数据信号和第二数据信号的片上终结。

19.根据权利要求11所述的方法，还：就在进入CBT模式之后和在接收CBT图案之前，执行频率设定点操作。

20.根据权利要求19所述的方法，其中，执行频率设定点操作的步骤基于所述DRAM装置的操作频率。

说明书

执行命令总线训练的装置和方法

[0001] 本申请是于2018年11月21日提交的、申请号为201811390156.X的、发明名称为“用于支持命令总线训练模式的存储装置及操作其的方法”的发明专利申请的分案申请。

技术领域

[0002] 本发明构思涉及一种半导体存储装置，更具体地，涉及一种执行命令总线训练(CBT)的装置和方法。

背景技术

[0003] 面向移动的存储装置(诸如，低功率双倍数据速率(LPDDR)同步动态随机存取存储器(SDRAM))通常用于移动电子装置(诸如，智能电话、平板PC和/或超级书)中。随着移动操作系统(OS)的容量增大以支持由移动电子装置执行的多任务操作，可能期望提供具有低功耗特性和高速操作性能的移动电子装置。

[0004] 为了提高存储装置的高速操作性能，可将高速时钟信号提供给存储装置和存储控制器(或中央处理单元(CPU))之间的接口。存储装置可响应于从存储控制器接收的时钟信号处理从存储控制器接收的信号，并且可将发送到存储控制器的信号与时钟信号同步。为了支持高数据传输速度，可增大从存储控制器提供的时钟信号的频率。因此，存储装置正确接收发送的信号可能是重要的。因此，存储装置可采用总线训练技术。

发明内容

[0005] 本发明构思提供了一种用于支持命令总线训练(CBT)模式的存储装置及操作所述存储装置的方法。

[0006] 根据本发明构思的一个方面，提供了一种用于支持CBT模式的存储装置。该存储装置包括：与数据时钟信号相关联的端子；与包括CBT图案的命令/地址信号相关联的端子；与包括第一数据信号和第二数据信号的数据信号相关联的端子，其中，第二数据信号用于在CBT模式下输出CBT图案，并且与命令/地址信号一一对应；和控制逻辑，被配置为响应于与数据时钟信号同步的第一数据信号的第一逻辑电平而开始进入CBT模式，并且还被配置为响应于第一数据信号的与第一逻辑电平相反的第二逻辑电平从CBT模式退出。

[0007] 根据本发明构思的一方面，提供了一种操作用于支持CBT模式的存储装置的方法。该方法包括：接收数据时钟信号；响应于与数据时钟信号同步的第一数据信号的第一逻辑电平进入CBT模式；在CBT模式下接收由命令/地址信号的位配置形成的CBT图案；在CBT模式下，通过与第二数据信号相关联的端子输出CBT图案，其中，第二数据信号与命令/地址信号一一对应；响应于与数据时钟信号同步的第一数据信号的与第一逻辑电平相反的第二逻辑电平从CBT模式退出。在CBT模式下第二数据信号不包括第一数据信号。

[0008] 根据本发明构思的一方面，提供了一种存储系统，包括：存储装置，被配置为响应于第一数据信号的逻辑电平而进入命令总线训练(CBT)模式或从CBT模式退出；和存储控制器，被配置为通过与命令/地址信号相关联的端子将CBT图案发送到存储装置。用于在CBT模式下输出CBT图案的第二数据信号与命令/地址信号一一对应，并且在CBT模式下不包括第一数据信号。存储装置还被配置为在CBT模式下执行以下操作：根据接收到与第二数据信号相关联的端子的第二参考电压设置代码改变参考电压值，将命令/地址信号或一对数据时钟信号终结到与存储在模式寄存器中的ODT代码设置相应的电阻值，并且关闭数据信号的ODT。

附图说明

[0009] 通过以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，其中：

[0010] 图1是示出根据本发明构思的示例实施例的存储系统的框图；

[0011] 图2是示出图1的存储装置的框图；

[0012] 图3是示出根据本发明构思的示例实施例的图2的存储装置的命令总线训练(CBT)操作的时序图；

[0013] 图4是示出根据本发明构思的示例实施例的图2的控制逻辑的一部分的电路图；

[0014] 图5A至5C是示出根据本发明构思的示例实施例的图2的参考电压设置电路的示图；

[0015] 图6是示出根据本发明构思的示例实施例的图2的DQ输出驱动电路的电路图；

[0016] 图7A至图7D是示出根据本发明构思的示例实施例的命令/地址CA片上终结(ODT)控制电路的示图；

[0017] 图8A至图8C是示出根据本发明构思的示例实施例的图2的DQ ODT控制电路的示图；

[0018] 图9A至图9C是示出根据本发明构思的示例实施例的图2的WCK ODT控制电路的示图；

[0019] 图10是示出将根据本发明构思的实施例的存储系统应用于移动装置的示例的框图。

具体实施方式

[0020] 在下文中，将参照附图详细描述本公开的示例实施例。随着存储装置以越来越高的频率操作，存储控制器和存储器之间的传输错误的风险可能增加。可执行命令总线训练(CBT)以确定通过CA总线发送的命令/地址(CA)信号是否被存储装置正确接收。本发明构思的一些实施例源于以下认识：存储装置可被配置为响应于第一数据信号的逻辑电平而进入CBT模式或从CBT模式退出，其中，第一数据信号的逻辑电平不是与CA信号一一对应的第二数据信号的集合的一部分，其中，第二数据信号用于在CBT模式下输出CBT图案。此外，存储装置可根据由与第二数据信号相关联的端子接收的参考电压设置代码来改变参考电压值。可将CA信号终结到与存储在模式寄存器中的片上终结(ODT)代码设置相应的电阻值。可在CBT模式下针对数据信号关闭ODT。如这里所使用的，术语“和/或”包括一个或更多个相关所列项目的任何组合和所有组合。

[0021] 图1是示出根据本发明构思的示例实施例的存储系统100的框图。

[0022] 参照图1，存储系统1000包括存储装置100和存储控制器200。存储系统1000可被配置为包括在个人计算机(PC)或移动电子装置中。移动电子装置可以是各种不同类型的装置，包括但不限于膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持式游戏机、移动互联网装置(MID)、可穿戴计算机、物联网(IoT)装置、万物互联(IoE)装置和/或无人机。

[0023] 存储装置100可包括包含多个存储单元的存储单元阵列。在实施例中，存储单元可以是易失性存储单元，并且存储装置100可以是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM和/或存储器总线式(Rambus)动态随机存取存储器(RDRAM)，作为非限制性示例。在另一实施例中，存储单元可以是非易失性存储单元，并且存储装置100可以是非易失性存储器，诸如，电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)和/或铁电随机存取存储器(FRAM)。此后，出于说明的目的，存储装置100被示出为是DRAM。然而，本发明构思的实施例不限于此。

[0024] 存储控制器200可包括各种不同类型的组件，其中，所述各种不同类型的组件包括但不限于应用处理器(AP)、移动AP、芯片组和/或一组芯片。存储控制器200可包括不少于一个处理器，其中，所述处理器包括单核处理器和/或多核处理器。根据实施例，存储控制器200可被配置为与包括处理器和高速缓存组件的封装分开的物理装置。根据实施例，存储控制器200可包括处理器的一部分，例如，处理器的电路。根据实施例，存储控制器200可被配置为由多个处理器装置共享的片上系统(SOC)上的逻辑。

[0025] 存储控制器200和存储装置100之间的信号线可通过连接器连接。连接器可包括引脚、焊球、信号线和/或其他硬件组件。命令/地址CA信号可通过命令/地址总线11从存储控制器200发送到存储装置100。芯片选择CS信号可通过芯片选择线13从存储控制器200发送到存储装置100。当芯片选择CS信号被激活到逻辑高电平时，可表示通过命令/地址总线11传输的命令/地址CA信号是命令。数据DQ通过由双向信号线形成的数据总线17被从存储控制器200发送到存储装置100或者可被从存储装置100发送到存储控制器200。

[0026] 随着存储装置100的数据存储容量增大以及访问存储装置100的装置(例如，中央处理单元(CPU)、图形处理单元(GPU)和知识产权(IP)核心)的操作速度增大，存储装置100可支持高速接口。存储装置100可通过时钟线15从存储控制器200接收时钟CK信号，并且可基于接收到的时钟CK信号从存储控制器200接收信号，例如，命令/地址CA信号和数据DQ。另外，存储装置100可将与接收到的时钟CK信号同步的数据DQ发送到存储控制器200，使得存储控制器200可接收数据DQ。

[0027] 在图1中，示出了通过时钟线15传输时钟CK信号的示例。然而，时钟CK信号可不同地通过两条信号线传输。在下文中，存储装置100被示出为与时钟CK信号的上升沿同步地操作。然而，根据本发明构思的示例实施例，存储装置100可与时钟CK信号的下降沿同步地操作。

[0028] 为了基于具有高频的时钟CK信号接收命令/地址CA信号和数据DQ，存储装置100和存储控制器200可支持总线训练模式。也就是说，当电力被提供给存储系统1000或者特定条件被满足时，存储控制器200可在命令总线11和/或数据总线17上执行总线训练。例如，存储控制器200可通过命令总线11将开始进入总线训练模式的命令以及低频的时钟CK信号发送到存储装置100，并且存储装置100可响应于此进入总线训练模式。在总线训练模式下，存储控制器200可通过将被训练的信号线将特定信号与高频的时钟CK信号一起发送到存储装置100，并且可从存储装置100接收响应。存储控制器200可基于从存储装置100接收到的响应来确定时序，例如，通过将被训练的信号线传输的信号的延迟。

[0029] 可通过以下方式执行数据总线训练：确定在存储控制器200通过命令总线11传输特定命令之后，随着时间的推移，在数据时钟WCK信号的上升沿或下降沿通过数据总线17发送的数据DQ是否被存储装置100正确地接收。

[0030] 另一方面，可在执行数据总线训练之前执行命令总线训练(CBT)。可通过确定在时钟CK信号的上升沿或下降沿通过命令总线11发送的命令/地址CA信号是否被存储装置100正确地接收来执行CBT。此外，因为表示命令/地址CA信号是命令的芯片选择CS信号(图3的时间点Ta1和Ta2)可在共同操作期间具有不大于时钟CK信号的周期的有源脉冲宽度，CBT可包括使用激活的芯片选择CS信号的处理(图3的时间点Te1)。

[0031] 如上所述，在数据总线训练检查在时钟CK信号的特定上升沿或下降沿是否正确地接收到数据DQ的情况下，可在数据总线训练之前执行CBT，并且可检查是否在未指定时钟CK信号的上升沿正确地接收到命令/地址CA信号。因此，CBT可比数据总线训练更困难。在CBT期间，为了正确地接收命令/地址CA信号，存储装置100可包括用于控制CBT模式的控制逻辑120。

[0032] 控制逻辑120可通过使用数据DQ信号之中的不输出CBT图案的数据信号的逻辑电平(例如，图3的DQ[7])进入CBT模式和从CBT模式退出。控制逻辑120执行控制使得通过命令/地址CA信号的端子接收CBT图案，并且可执行控制使得通过数据DQ信号之中的输出CBT图案的数据信号(例如，图3的DQ[6:0])的端子输出CBT图案。

[0033] 图2是示出根据本发明构思的示例实施例的图1的存储装置100的框图。

[0034] 参照图2，存储装置100可包括存储单元阵列110、控制逻辑120、参考电压设置电路330、CA校准电路340、DQ输出驱动电路350、CA ODT控制电路360、DQ ODT控制电路370和WCK ODT控制电路380。

[0035] 存储单元阵列110包括按照矩阵的行和列设置的多个存储单元。存储单元阵列110包括连接到存储单元的多个字线WL和多个位线BL。多条字线WL连接到存储单元的行，多条位线BL可连接到存储单元的列。

[0036] 控制逻辑120可响应于时钟CK信号、芯片选择CS信号、命令/地址CA信号、数据时钟WCK信号、和/或数据DQ和/或数据掩码反转(DMI)信号产生CBT使能信号CBT_EN。CBT使能信号CTB_EN被用作用于启动CBT模式的驱动信号，并且可被提供给参考电压设置电路330、CA校准电路340、DQ输出驱动电路350、CA ODT控制电路360、DQ ODT控制电路370和/或WCK ODT控制电路380。

[0037] 模式寄存器320可对存储装置100的功能、特性和/或模式进行编程。模式寄存器320可根据通过命令/地址总线11发送的命令/地址CA信号按照MRS命令被编程，并且可根据用户定义的变量被编程。可根据功能、特性和/或模式将模式寄存器320划分为各种字段。因为模式寄存器320的所有寄存器都具有定义的默认值，所以可初始化模式寄存器320的内容。也就是说，在针对上电和/或写操作的复位之后，模式寄存器320的内容可被编程。另外，可通过在正常操作期间重新执行MRS命令来改变模式寄存器320的内容。因此，可更新存储装置100的功能、特性和/或模式。

[0038] 模式寄存器320可被配置为：存储提供给参考电压设置电路330的第一参考电压设置代码MR[6:0]，设置提供给CA ODT控制电路360的FSP操作模式FSP‑OP和CBT操作模式CBT_OP，存储CA ODT代码CA_ODT[6:4]，存储提供给DQ ODT控制电路370的DQ ODT代码DQ_ODT[2:0]，并存储提供给WCK ODT控制电路380的WCK ODT代码WCK_ODT[2:0]。

[0039] 参考电压设置电路330可响应于CBT使能信号CBT_EN，在CBT模式下根据与由DQ[6:0]数据端子接收的第二参考电压设置代码CBT_DQ相应的参考电压代码VREFOP[6:0]来改变参考电压VREFCA值。

[0040] 在CBT模式下，CA校准电路340可响应于CBT使能信号CBT_EN，输出由命令/地址信号CA[6:0]端子接收的图案A的CA_CBT[6:0]位。

[0041] DQ输出驱动电路350可响应于CBT使能信号CBT_EN，在CBT模式下使数据输出缓冲器390能够将从CA校准电路340提供的CA_CBT[6:0]位配置的图案A输出到DQ[6:0]数据端子。

[0042] 存储装置100可提供针对命令/地址CA信号、数据时钟WCK信号和数据DQ接通/断开终结电阻的ODT。为了ODT改善信号保真度，可允许存储控制器200通过存储装置100的模式寄存器设置来接通或断开终结电阻。

[0043] CA ODT控制电路360可执行控制，使得基于估计的阻抗匹配向命令/地址CA信号提供理想终结。CA ODT控制电路360可响应于CBT使能信号CBT_EN，在CBT模式下通过与存储在模式寄存器320中的CA ODT代码CA_ODT[6:4]设置相应的电阻值来终结命令/地址CA信号。

[0044] DQ ODT控制电路370可执行控制，使得基于估计的阻抗匹配向数据DQ提供理想终结。DQ ODT控制电路370在正常模式下通过与存储在模式寄存器320中的DQ ODT代码DQ_ODT[2:0]设置相应的电阻值来终结数据DQ，并且可在CBT模式下关闭DQ ODT。

[0045] WCK ODT控制电路380可执行控制，使得基于估计的阻抗匹配向一对数据时钟WCK和WCKB信号提供理想终结。WCK ODT控制电路380可响应于CBT使能信号CBT_EN，在CBT模式下通过与存储在模式寄存器320中的WCK ODT代码WCK_ODT[2:0]设置相应的电阻值来终结该对数据时钟WCK和WCKB信号。

[0046] 参考电压设置电路330、CA校准电路340、DQ输出驱动电路350、CA ODT控制电路360、DQ ODT控制电路370、WCK ODT控制电路380和DQ输出缓冲器390可结合控制逻辑120提供附加的控制逻辑功能。这些模块中的全部或一些可统称为被配置为执行一个或更多个操作和/或提供本文中描述的各种功能的“控制逻辑”。

[0047] 图3是示出根据本发明构思的示例实施例的图2的存储装置100的CBT操作的时序图。图3是在CBT期间在存储装置100和存储控制器200之间传输的信号的示例时序图。

[0048] 参照图3，从时间点Ta0接收时钟CK信号。在时间点Ta0，可表示激活的芯片选择CS信号和通过命令/地址总线11传输的命令/地址信号CA[6:0]是模式寄存器设置命令MRW‑1。在时间点Ta1，可表示激活的芯片选择CS信号和通过命令/地址总线11传输的命令/地址信号CA[6:0]是模式寄存器设置命令MRW‑2。在时间点Ta0和Ta1，在时钟CK信号的上升沿同步的模式寄存器设置命令MRW‑1和MRW‑2由存储装置100接收，并且存储装置100可将CBT模式设置在模式寄存器320中。

[0049] 在时间点Td1，响应于在数据时钟WCK信号的上升沿同步的数据DQ[7]转变为逻辑高值，存储装置100可进入CBT模式。数据时钟WCK信号可具有与通过将时钟CK信号分成例如四个而产生的时钟信号的时钟频率相似的时钟频率。数据DQ[7]是指在CBT模式下在数据DQ[7:0]中的从与命令/地址CA信号CA[6:0]的一对一匹配关系中排除的数据信号。在CBT模式下，输出与数据DQ[6:0]相应的命令/地址信号CA[6:0]作为CBT信号。但是，数据DQ[7]不被用于作为CBT信号输出。不被用于输出CBT信号的数据DQ[7]可被用作用于开始进入CBT模式的信号。

[0050] 在时间点Td1，当由控制逻辑120激活了CBT使能信号CBT_EN时，参考电压设置电路330根据第二参考电压设置代码CBT_DQ[6:0]改变参考电压VREFCA值，CA ODT控制电路360通过与CA ODT代码CA_ODT[6:4]设置相应的电阻值终结命令/地址CA信号，DQ ODT控制电路
370被禁用以关闭DQ ODT，并且WCK ODT控制电路380可通过与WCK ODT代码WCK_ODT[2:0]设置相应的电阻值来终结该对数据时钟WCK和WCKB信号。

[0051] 在时间点Td2，可响应于数据DQ[7]的逻辑高值来切换频率设定点(FSP)。从时间点Ta0到时间点Td2，参考电压设置电路330可根据存储在模式寄存器320中的第一参考电压设置代码MR[6:0]来改变参考电压VREFCA。FSP可使能诸如参考电压VREFCA设置和/或参考电压VREFCA范围的操作设置。存储装置100可在模式寄存器320中设置FSP操作模式(FSP‑OP)。当存储装置100上电时，FSP‑OP被设置为默认“0”。可为未终结的低频操作提供默认设置值FSP‑OP[0]。在CBT模式下，切换到FSP‑OP[1]可改变FSP‑OP。

[0052] 在时间点Td3，响应于数据DQ[7]的逻辑高值和DMI信号到逻辑高值的转变，存储装置100可设置参考电压VREFCA电平。可基于由存储装置100接收的数据信号DQ[6:0]的位组合来确定参考电压VREFCA电平。参考电压设置电路330可输出由数据DQ[6:0]端子接收的第二参考电压设置代码CBT_DQ[6:0]作为参考电压代码VREFOP[6:0]，并且可根据参考电压代码VREFOP[6:0]改变参考电压VREFCA值。

[0053] 在时间点Te1，可在芯片选择CS信号的逻辑高脉冲的中间位置接收具有“图案A”的命令/地址信号CA[6:0]。响应于从DQ输出驱动电路350输出的数据缓冲器使能信号DQ_EN，可开启连接到数据DQ[6:0]端子的数据输出缓冲器390，其中，数据DQ[6:0]端子分别与“图案A”的命令/地址信号CA[6:0]相应。

[0054] 在时间点Tf0，可通过存储装置100的数据DQ[6:0]端子输出“图案A”作为CBT输出信号。

[0055] 在时间点Tg0，响应于在时钟CK信号的上升沿同步的数据DQ[7]转变为逻辑低，存储装置100可从CBT模式退出。

[0056] 图4是示出根据本发明构思的示例实施例的图2的控制逻辑120的一部分的电路图。

[0057] 参照图4，控制逻辑120可包括比较器410和AND逻辑门420。比较器410可响应于数据时钟WCK信号将参考电压VREFDQ与数据DQ[7]进行比较。当数据DQ[7]的电压电平高于参考电压VREFDQ电平时，比较器410输出逻辑高值，并且当数据DQ[7]的电压电平低于参考电压VREFDQ时，比较器410可输出逻辑低电平。AND逻辑门420可接收比较器410的输出和由模式寄存器320提供的第一CBT模式信号CBT_MRS，并且可输出CBT使能信号CBT_EN。当比较器410的输出是逻辑高值并且第一CBT模式信号CBT_MRS是逻辑高值时，AND逻辑门420可输出处于逻辑高值的CBT使能信号CBT_EN。

[0058] 例如，控制逻辑120可在时间点Td1处生成处于逻辑高值的CBT使能信号CBT_EN。处于逻辑高值的CBT使能信号CBT_EN可作为CBT模式下的驱动信号来操作。

[0059] 图5A至5C是示出根据本发明构思的示例实施例的图2的参考电压设置电路330的示图。

[0060] 参照图5A，参考电压设置电路330可包括AND逻辑门502、选择单元510、参考电压解码器520和参考电压产生电路530。

[0061] 可将CBT使能信号CBT_EN和第二CBT模式信号CBT_MODE2输入到AND逻辑门502。第二CBT模式信号CBT_MODE2可被用作控制信号，使得通过使用数据掩码反转信号DMI[0]来执行参考电压设置操作。当数据掩码反转信号DMI[0]是逻辑高值时，第二CBT模式信号CBT_MODE2可被提供为逻辑高值。例如，在图3的时间点Td3，在数据掩码反转信号DM[0]是逻辑高值的时段中，第二CBT模式信号CBT_MODE2可被提供为逻辑高值。当CBT使能信号CBT_EN和第二CBT模式信号CBT_MODE2是逻辑高值时，也就是说，在时间点Td3，AND逻辑门502可将逻辑高值的输出信号提供为选择单元510的选择信号S0。

[0062] 选择单元510可响应于选择信号S0将输入到第一输入端子IN0和第二输入端子IN1的信号之一输出到输出端子OUT。可将存储在模式寄存器320中的第一参考电压设置代码MR[6:0]输入到第一输入端子IN0，并且可将接收到的作为数据DQ[6:0]的第二参考电压设置代码CBT_DQ[6:0]输入到第二输入端子IN1。

[0063] 当选择信号S0是逻辑低值时，选择单元510可将输入到第一输入端子IN0的第一参考电压设置代码MR[6:0]输出作为参考电压代码VREFOP[6:0]。例如，从图3的时间点Ta0到时间点Td2，可将存储在模式寄存器320中的第一参考电压设置代码MR[6:0]输出为参考电压代码VREFOP[6:0]。

[0064] 当选择信号S0是逻辑高值时，选择单元510可将输入到第二输入端子IN1的第二参考电压设置代码CBT_DQ[6:0]输出作为参考电压码VREFOP[6:0]。例如，可将在图3的时间点Td3接收的作为数据DQ[6:0]的第二参考电压设置代码CBT_DQ[6:0]输出为参考电压代码VREFOP[6:0]。

[0065] 可将从选择单元510输出的参考电压代码VREFOP[6:0]提供给参考电压解码器520。参考电压解码器520可输出与该参考电压代码VREFOP[6:0]相应的电阻切换信号代码RON[3:0]，并且可将该电阻切换信号代码RON[3:0]提供给参考电压产生电路530。

[0066] 在图5B中，参考电压产生电路530可包括串联连接在电源电压VDDQ和地电压VSS之间的多个电阻器RS0至RS4以及连接在多个电阻器RS0至RS4之间的晶体管MS0至MS4。可将与从参考电压解码器520提供的作为位信息的电阻切换信号代码RON[3:0]相应的电压施加到晶体管MS0到MS4的栅极。参考电压产生电路530可在电源电压VDDQ下输出由电阻器RS0至RS4分配的参考电压VREFCA，其中，该电阻器RS0至RS4根据电阻切换信号代码RON[3:0]而短路。

[0067] 图5C是示出参考电压代码VREFOP[6:0]与作为参考电压设置电路330的操作结果的参考电压VREFCA值之间的相关性的参考电压设置表。在参考电压设置表中示出了这样的示例：当参考电压代码VREFOP[6:0]是0000000时，参考电压VREFCA值约为电源电压VDDQ的15％，参考电压VREFCA值随着参考电压代码VREFOP[6:0]增大而增大，并且当参考电压代码VREFOP[6:0]是1111000时，参考电压VREFCA值约为电源电压VDDQ的75％。也就是说，可根据参考电压代码VREFOP[6:0]可变地设置参考电压VREFCA值。

[0068] 例如，在图3的时间点Td1进入CBT模式之后，上述参考电压设置电路330可根据与第二参考电压设置代码CBT_DQ[6:0]相应的参考电压代码VREFOP[6:0]来改变参考电压VREFCA值。

[0069] 图6是示出根据本发明构思的示例实施例的图2的DQ输出驱动电路350的电路图。

[0070] 参照图6，DQ输出驱动电路350包括NAND逻辑门610、锁存电路612和选择单元614。

[0071] NAND逻辑门610接收数据掩码反转信号DMI[0]和芯片选择CS信号作为输入，并且可向锁存电路612提供输出。锁存电路612可响应于NAND逻辑门610和数据掩码反转信号DMI[0]的输出而输出CBT输出使能信号CBT_DQ_EN。例如，在图3的时间点Te1可执行开启数据输出缓冲器390的操作。

[0072] 选择单元614的第一输入端子I0可接收正常输出使能信号NORMAL_DQ_EN，第二输入端子I1可接收CBT输出使能信号CBT_DQ_EN。选择单元614响应于CBT使能信号CBT_EN选择第一输入端子I0的正常输出使能信号NORMAL_DQ_EN或第二输入端子I1的CBT输出使能信号CBT_DQ_EN，并且可输出所选择的信号作为数据缓冲器使能信号DQ_EN。

[0073] 选择单元614可响应于正常模式下CBT使能信号CBT_EN的逻辑低值，输出正常输出使能信号NORMAL_DQ_EN作为数据缓冲器使能信号DQ_EN。在正常模式下，执行存储装置100的写入操作或读取操作。

[0074] 在CBT模式下，选择单元614可响应于CBT使能信号CBT_EN的逻辑高值，输出CBT输出使能信号CBT_DQ_EN作为数据缓冲器使能信号DQ_EN。例如，可执行在图3的时间点Te1开启数据输出缓冲器390的操作。

[0075] 可将根据CBT输出使能信号CBT_DQ_EN输出的数据缓冲器使能信号DQ_EN提供给数据输出缓冲器390。数据输出缓冲器390可将由CA校准电路340提供的位CA_CBT[6:0]配置的图案A输出到数据DQ[6:0]端子。例如，在图3的时间点Tf0，可通过存储装置100的数据DQ[6:0]将位CA_CBT[6:0]配置的图案A输出为CBT输出信号。

[0076] 图7A至7D是示出根据本发明构思的示例实施例的命令/地址CA ODT控制电路360的示图。

[0077] 参照图7A，CA ODT控制电路360可执行控制，使得基于估计的阻抗匹配向命令/地址CA信号提供理想终结。CA ODT控制电路360可包括第一至第三频率设定点驱动信号发生器710、720和730、CA ODT解码器740和CA ODT电路750。

[0078] 第一频率设定点驱动信号发生器710可响应于CBT使能信号CBT_EN、第一频率设定点操作模式信号FSP_OP0和第一CBT操作模式信号CBT_OP0而产生第一频率设定点驱动信号FSP_OPD0。与图7B中所示的模式寄存器320的模式表中的OP[3:2]设置的[00]相应的第一频率设定点操作模式信号FSP_OP0可表示正常模式下的低频设置FSP[0]。与模式寄存器320的模式表中的OP[5:4]设置的[01]相应的第一CBT操作模式信号CBT_OP0可表示CBT模式下的低频设置FSP0。第一频率设定点驱动信号发生器710在正常模式下输出第一频率设定点操作模式信号FSP_OP0作为第一频率设定点驱动信号FSP_OPD0，并且可在CBT模式下输出第一CBT操作模式信号CBT_OP0作为第一频率设定点驱动信号的FSP_OPD0。第一频率设定点驱动信号FSP_OPD0可根据低频操作作为频率设定点使能信号操作。

[0079] 第二频率设定点驱动信号发生器720可响应于CBT使能信号CBT_EN、第二频率设定点操作模式信号FSP_OP1和第二CBT操作模式信号CBT_OP1而产生第二频率设定点驱动信号FSP_OPD1。与图7B中所示的模式寄存器320的模式表中的OP[3:2]设置的[01]相应的第二频率设定点操作模式信号FSP_OP1可表示正常模式下的中频设置FSP[1]。与模式寄存器320的模式表中的OP[5:4]设置的[10]相应的第二CBT操作模式信号CBT_OP1可表示CBT模式下的中频设定点FSP1。第二频率设定点驱动信号发生器720在正常模式下输出第二频率设定点操作模式信号FSP_OP1作为第二频率设定点驱动信号FSP_OPD1，并且可在CBT模式下输出第二频率设定点驱动信号CBT_OP1作为第二频率设定点驱动信号的FSP_OPD1。第二频率设定点驱动信号FSP_OPD1可根据中频操作作为频率设定点使能信号操作。

[0080] 第三频率设定点驱动信号发生器730可响应于CBT使能信号CBT_EN、第三频率设定点操作模式信号FSP_OP2和第三CBT操作模式信号CBT_OP2而产生第三频率设定点驱动信号FSP_OPD2。与图7B所示的模式寄存器320的模式表中的OP[3:2]设置的[10]相应的第三频率设定点操作模式信号FSP_OP2可表示正常模式下的高频设置FSP[2]。与模式寄存器320的模式表中的OP[5:4]设置的[11]相应的第三CBT操作模式信号CBT_OP2可表示CBT模式下的高频设定点FSP2。第三频率设定点驱动信号发生器730在正常模式下输出第三频率设定点操作模式信号FSP_OP2作为第三频率设定点驱动信号FSP_OPD2，并且可在CBT模式下输出第三频率设定点信号CBT_OP2作为第三频率设定点驱动信号的FSP_OPD2。第三频率设定点驱动信号FSP_OPD2可根据高频操作作为频率设定点使能信号操作。

[0081] 可将第一至第三频率设定点驱动信号FSP_OPD0、FSP_OPD1和FSP_OPD2提供给CAODT解码器740。CA ODT解码器740可基于第一至第三频率设定点驱动信号FSP_OPD0、FSP_OPD1和FSP_OPD2中的被激活的信号以及CA ODT代码CA_ODT[6:4]，选择性地使能第一至第三CA ODT信号CA_ODT60、CA_ODT120和CA_ODT240。

[0082] 与图7C中所示的模式寄存器320的模式表中的OP[6:4]设置相应的CA ODT代码CA_ODT[6:4]可设置用于命令/地址CA信号的终结的电阻值。可将CA ODT代码CA_ODT[6:4]设置为由唯一电阻值RZQ除以预定倍数。

[0083] 例如，唯一电阻值RZQ约为240Ω，CA ODT代码CA_ODT[6:4]的[001]至[110]可分别是由唯一电阻值RZQ除以1、2、3、4、5和6。基于CA ODT代码CA_ODT[6:4]的[100]使能第一CA ODT信号CA_ODT60，基于CA ODT代码CA_ODT[6:4]的[010]使能第二CA ODT信号CA_ODT120，并且可基于CA ODT代码CA_ODT[6:4]的[001]使能第三CA ODT信号CA_ODT240。

[0084] 在图7D中，CA ODT电路750可响应于第一至第三CA ODT信号CA_ODT60、CA_ODT120和CA_ODT240中的被使能的信号来确定命令/地址CA信号的终结电阻值。CA ODT电路750可包括第一至第三终结电路751、752和753。

[0085] 分别选通(gate)到第一至第三CA ODT信号CA_ODT60、CA_ODT120和CA_ODT240的晶体管和电阻器可分别连接到第一至第三终结电路751、752和753。第一至第三终结电路751、752和753的电阻器可分别具有的60Ω、120Ω和240Ω的电阻值。

[0086] 可将由CA ODT电路750终结到预定电阻值的命令/地址CA信号提供给输入缓冲器760。输入缓冲器760可基于参考电压VREFCA接收命令/地址CA信号。可从图5A中所示的参考电压设置电路330输出参考电压VREFCA。

[0087] 例如，上述CA ODT控制电路360可在图3的Td1时间点进入CBT模式之后通过与CA ODT代码CA_ODT[6:4]设置相应的电阻值来终结命令/地址CA信号。控制逻辑120还被配置为：在CBT模式下，基于存储装置的操作频率，与频率设定点操作模式信号有关地设置所述命令/地址信号的ODT代码。

[0088] 图8A至8C是示出根据本发明构思的示例实施例的图2的DQ ODT控制电路370的示图。

[0089] 参照图8A，DQ ODT控制电路370可执行控制，使得基于估计的阻抗匹配向数据DQ提供理想终结。DQ ODT控制电路370可包括DQ ODT解码器810和DQ ODT电路820。

[0090] DQ ODT解码器810可基于CBT使能信号CBT_EN和DQ ODT代码DQ_ODT[2:0]来选择性地使能第一至第三DQ ODT信号DQ_ODT60、DQ_ODT120和DQ_ODT240。例如，在正常模式下，也就是说，当CBT使能信号CBT_EN被去激活为逻辑低值时，DQ ODT解码器810可选择性地使能与DQ ODT代码DQ_ODT[2:0]相应的第一至第三DQ ODT信号DQ_ODT60、DQ_ODT120和DQ_ODT240。

[0091] 作为与图8B中所示的模式寄存器320的模式表中的OP[2:0]设置相应的信号的DQ ODT代码DQ_ODT[2:0]可设置用于终结数据DQ的电阻值。可将DQ ODT代码DQ_ODT[2:0]设置为由唯一电阻值RZQ除以预定倍数。例如，唯一电阻值RZQ约为240Ω，DQ ODT代码DQ_ODT[2:0]的[001]至[110]可以是由唯一电阻值RZQ除以1、2、3、4、5和6。基于DQ ODT代码DQ_ODT[2:
0]的[100]使能第一DQ ODT信号DQ_ODT60，基于DQ ODT代码DQ_ODT[2:0]的[010]使能第二DQ ODT信号DQ_ODT120，并且可基于DQ ODT代码DQ_ODT[2:0]的[001]使能第三DQ ODT信号DQ_ODT240。

[0092] 在图8C中，DQ ODT电路820可响应于第一至第三DQ ODT信号DQ_ODT60、DQ_ODT120和DQ_ODT240中的被使能的信号来确定数据DQ的终结电阻值。DQ ODT电路820可包括第一至第三终结电路821、822和823。分别选通到第一至第三DQ ODT信号DQ_ODT60、DQ_ODT120和DQ_ODT240的晶体管和电阻器可分别连接到第一至第三终结电路821、822和823。第一至第三终结电路821、822和823的电阻器可分别具有的60Ω、120Ω和240Ω的电阻值。

[0093] 可将由DQ ODT电路820终结到预定电阻值的数据DQ提供给输入缓冲器830。输入缓冲器830可基于参考电压VREFDQ接收数据DQ。

[0094] 例如，DQ ODT控制电路370可通过从图3的时间点Ta0至时间点Tb0使能的电阻值来终结数据DQ，该电阻值与DQ ODT代码DQ_ODT[2:0]设置相应。在CBT模式下，从图3的时间点Td1到时间点Tg0禁用DQ ODT控制电路370，并可关闭DQ ODT。

[0095] 图9A至9C是示出根据本发明构思的示例实施例的图2的WCK ODT控制电路380的示图。

[0096] 参照图9A，WCK ODT控制电路380可执行控制，使得基于估计的阻抗匹配向一对数据时钟信号WCK和WCKB提供理想终结。WCK ODT控制电路380可包括WCK ODT解码器910和WCK ODT电路920。

[0097] WCK ODT解码器910可基于CBT使能信号CBT_EN和WCK ODT代码WCK_ODT[2:0]来选择性地使能第一至第三WCK ODT信号WCK_ODT60、WCK_ODT120和WCK_ODT240。

[0098] 作为与图9B中所示的模式寄存器320的模式表中的OP[2:0]设置相应的信号的WCK ODT代码WCK_ODT[2:0]可设置用于终结一对数据时钟WCK和WCKB信号的电阻值。可将WCK ODT代码WCK_ODT[2:0]设置为由唯一电阻值RZQ除以预定倍数。例如，唯一电阻值RZQ约为240Ω，WCK ODT代码WCK_ODT[2:0]的[001]至[110]可分别是由独特电阻值RZQ除以1、2、3、
4、5和6。基于WCK ODT代码WCK_ODT[2:0]的[100]使能第一WCK ODT信号WCK_ODT60，基于WCK ODT代码WCK_ODT[2:0]的[010]使能第二WCK ODT信号WCK_ODT120，并且可基于WCK ODT代码WCK_ODT[2:0]的[001]使能第三WCK ODT信号WCK_ODT240。

[0099] 在图9C中，WCK ODT电路920可响应于第一至第三WCK ODT信号WCK_ODT60、WCK_ODT120和WCK_ODT240中的被使能的信号来确定该对数据时钟信号WCK和WCKB的终结电阻值。WCK ODT电路920可包括连接到数据时钟WCK线的第一到第三终结电路921a、922a和923a以及连接到互补数据时钟WCKB线的第四到第六终结电路921b、922b和923b。选通到第一WCK ODT信号WCK_ODT60的具有60Ω的电阻值的晶体管和电阻器可连接到第一终结电路921a和第四终结电路921b中的每一个。选通到第二WCK ODT信号WCK_ODT120的具有120Ω的电阻值的晶体管和电阻器可连接到第二终结电路922a和第五终结电路922b中的每一个。选通到第三WCK ODT信号WCK_ODT240的具有240Ω的电阻值的晶体管和电阻器可连接到第三终结电路923a和第六终结电路923b中的每一个。

[0100] 可将由WCK ODT电路920终结到预定电阻值的一对数据时钟WCK和WCKB信号提供给时钟缓冲器930。时钟缓冲器930可基于该对数据时钟WCK和WCKB信号接收数据时钟WCK信号。

[0101] 例如，WCK ODT控制电路380可在图3的时间点Td1进入CBT模式之后，将该对数据时钟WCK和WCKB信号终结到与WCK ODT代码WCK_ODT[2:0]设置相应的电阻值。

[0102] 图10是示出将根据本发明构思的实施例的存储系统应用于移动装置的示例的框图。移动装置可以是例如但不限于移动电话、智能电话、计算平板、支持无线的电子阅读器和/或可穿戴计算装置。

[0103] 参照图10，移动装置1100包括全球移动通信系统(GSM)块1110、近场通信(NFC)收发器1120、输入和输出(I/O)块1130、应用块1140、存储器1150和显示器1160。在图10中，通过示例的方式示出了移动装置1100的组件/块。在本发明构思的各种实施例中，移动装置1100可包括更多或更少的组件/块。另外，在当前实施例中，示出了使用GSM技术。然而，移动装置1100可使用通信技术(包括但不限于码分多址(CDMA)技术)来实现。图10的块可以以集成电路的形式来实现。可选地，一些块可被实现为集成电路，而其他块可以以其他形式来实现。

[0104] GSM块1110被连接到天线1111并且可操作以便提供无线电话功能。GSM块1110包括接收器和发送器，并且可执行相应的接收和发送操作。

[0105] NFC收发器1120可被配置为通过使用用于无线通信的电感耦合来发送和接收NFC信号。无线通信可包括个人区域网络(诸如蓝牙)、局域网络(诸如WiFi)和/或广域网络(诸如WiMAX)、或者其他无线通信技术。NFC收发器1120将NFC信号提供给NFC天线匹配网络系统(AMNS)1121，并且NFC AMNS 1121可通过电感耦合来发送NFC信号。NFC AMNS 1121接收从另一NFC装置提供的NFC信号，并且可将所接收的NFC信号提供给NFC收发器1120。

[0106] 应用块1140包括硬件电路(例如，一个或更多个处理器)，并且可操作以提供由移动装置1100提供的各种用户应用。用户应用可包括语音呼叫操作、数据传输、数据交换等。应用块1140可与GSM块1110和/或NFC收发器1120一起操作，并且可提供GSM块1110和/或NFC收发器1120的操作特性。在其他实施例中，应用块1140可包括用于移动销售点(POS)的程序。该程序可通过使用移动电话(即，智能电话)来提供信用卡购买和支付功能。

[0107] 显示器1160可响应于从应用块1140接收的显示信号显示图像。图像可由经由应用块1140提供的或者安装在移动装置1100中的相机生成。显示器1160包括临时存储像素值的帧缓冲器，并且可包括液晶显示器(LD)屏幕以及有关的控制电路。

[0108] I/O块1130向用户提供输入功能并提供将通过应用块1140接收的输出。I/O块1130表示与用户的相互操作有关的硬件装置和软件组件。I/O块1130可操作以管理显示器1160和/或音频系统的部分硬件。例如，可将通过麦克风或音频装置的输入提供给应用块1140。当显示器1160包括触摸屏时，显示器1160可用作可由I/O块1130部分地管理的输入装置。为了提供由I/O块1130管理的输入和输出I/O功能，可在移动装置1100中设置附加按钮或开关。I/O块1130可管理诸如加速度计、相机、光学传感器或另一环境传感器、陀螺仪、全球定位系统(GPS)以及可包括在移动装置1100中的其他硬件的装置。

[0109] 存储器1150可存储将由应用块1140使用的程序(命令)和/或数据，并且可通过随机存取存储器(RAM)、只读存储器(ROM)或闪存来实现。因此，存储器1150可包括非易失性存储元件以及易失性存储元件。例如，存储器1150可包括参照图1至图9描述的存储系统1000。

[0110] 存储器1150可支持提高CBT的准确性的CBT模式。存储器1150可响应于第一数据信号的第一逻辑电平进入CBT模式，并且可响应于与第一数据信号的第一逻辑电平相反的第二逻辑电平而从CBT模式退出。在CBT模式下，存储器1150可接收由命令/地址CA信号的位配置形成的CBT图案，并且可以以与命令/地址CA信号一一对应的第二数据信号的方式通过端子输出CBT图案。存储器1150可根据由第二数据信号的端子接收的第二参考电压设置代码来改变参考电压值，将命令/地址CA信号终结到与存储在模式寄存器中的CA ODT代码设置相应的电阻值，将一对数据时钟信号WCK和WCKB终结到与存储在模式寄存器中的WCK ODT代码设置相应的电阻值，并且可关闭数据DQ信号的ODT。在CBT模式下，可将第一数据信号设置为不是存储装置的数据信号中的第二数据信号的信号之一。

[0111] 尽管已参照其实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可在形式和细节上进行各种改变。