存储单元及其制造方法

摘要

本公开提供一种存储单元及其制造方法，存储单元包括：垂直晶体管，部分设置于基底中，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接位线；存储接触结构，包括：埋入部，位于第一槽中，所述第一槽的侧面被隔离结构包裹，所述埋入部的下表面连接所述垂直晶体管的漏极；凸出部，位于所述埋入部之上并与所述埋入部的上表面连接，所述凸出部为柱状结构；存储电容，具有下极板、介质层、上极板，所述下极板贴附所述凸出部的侧表面，所述介质层贴附所述下极板和所述凸出部的上表面，所述上极板贴附所述介质层。本公开实施例可以提高存储单元的结构强度以及排布密度。

权利要求

1.一种存储单元，其特征在于，包括：

垂直晶体管，部分设置于基底中，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接位线；

存储接触结构，包括：

埋入部，位于第一槽中，所述第一槽的侧面被隔离结构包裹，所述埋入部的下表面连接所述垂直晶体管的漏极；

凸出部，位于所述埋入部之上并与所述埋入部的上表面连接，所述凸出部为柱状结构；

存储电容，具有下极板、介质层、上极板，所述下极板贴附所述凸出部，所述介质层贴附所述下极板，所述上极板贴附所述介质层；

其中，所述隔离结构的一部分环绕所述垂直晶体管的漏极和所述存储接触结构的所述埋入部，所述隔离结构的另一部分设置在相邻两条所述字线之间；

在所述存储接触结构中，所述埋入部的上表面大于下表面，所述凸出部的上表面、下表面均与所述埋入部的上表面相等；和/或，所述埋入部与所述凸出部均由掺杂半导体构成，所述埋入部的掺杂粒子种类与所述凸出部的掺杂粒子种类不完全相同，所述埋入部的掺杂浓度与所述凸出部的掺杂浓度不完全相同。

2.如权利要求1所述的存储单元，其特征在于，所述隔离结构包括多个子结构，所述多个子结构的材料不完全相同。

3.如权利要求2所述的存储单元，其特征在于，所述隔离结构包括：第一子结构，具有顺次连接的上部、中部与下部，所述上部连接所述存储电容的所述下极板和所述介质层，且向下延伸至相邻两条所述字线之间，所述中部环绕所述第一槽的侧表面，所述下部连接所述垂直晶体管的漏极以及所述字线；

第二子结构，连接所述第一子结构的所述上部、所述中部、所述下部以及所述字线。

4.如权利要求3所述存储单元，其特征在于，所述第一子结构的材料包括氮化硅，所述第二子结构的材料包括二氧化硅。

5.如权利要求3所述存储单元，其特征在于，所述第二子结构包括：内层结构，连接所述第一子结构的中部和下部；

外层结构，设置于所述内层结构和所述第一子结构之间，连接所述第一子结构的上部、中部和所述字线的侧部；

所述外层结构与所述内层结构的制造工艺不同。

6.一种存储单元制造方法，其特征在于，用于制造如权利要求1 5任一项所述的存储单~元，包括：

提供基底，以所述基底为基础制造垂直晶体管以及位于所述垂直晶体管上和相邻两条位线之间的隔离结构，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接所述位线；

在所述隔离结构中与所述垂直晶体管相对的位置制造第一槽，所述第一槽的下表面露出所述垂直晶体管的漏极；

顺次在所述第一槽中和所述第一槽的上表面沉积导电层，所述导电层的上表面距离所述第一槽的上表面具有第一高度；

对所述导电层中与所述第一槽不相对的位置蚀刻深度为所述第一高度的第二槽，以形成包括埋入部和凸出部的存储接触结构，所述埋入部位于所述第一槽中，所述凸出部位于所述埋入部上；

在所述凸出部的外表面顺次形成存储电容的下极板、介质层和上极板。

7.如权利要求6所述的存储单元制造方法，其特征在于，所述以所述基底为基础制造垂直晶体管以及位于所述垂直晶体管上和相邻两条位线之间的隔离结构包括：在所述基底中制造埋入式位线；

在所述埋入式位线上方形成垂直于所述基底的表面的导电沟道，所述导电沟道的下部连接所述埋入式位线且位于所述基底中；

环绕所述导电沟道的中部从内向外顺次形成栅氧化物层、金属栅极层以及字线结构，所述字线结构由相邻两条字线构成；

在所述字线结构和所述导电沟道的上部形成初级隔离结构；

蚀刻所述初级隔离结构中与所述字线结构的中点相对的位置以及所述字线结构以形成字线隔离槽；

在所述字线隔离槽中以及所述初级隔离结构的顶层填充绝缘材料以形成所述隔离结构。

8.如权利要求7所述的存储单元制造方法，其特征在于，所述在所述字线结构和所述导电沟道的上部形成初级隔离结构包括：在字线结构和所述导电沟道的上部形成第一隔离材料层；

在所述第一隔离材料层的上表面形成第二隔离材料层。

9.如权利要求7所述的存储单元制造方法，其特征在于，所述在所述字线隔离槽中以及所述初级隔离结构的顶层填充绝缘材料以形成所述隔离结构包括：在所述字线隔离槽的侧壁以及初级隔离结构的顶层形成第三隔离材料层；

在所述第三隔离材料层的上表面形成第四隔离材料层，所述第四隔离材料层的上表面为平面。

10.如权利要求6所述的存储单元制造方法，其特征在于，所述在所述隔离结构中与所述垂直晶体管相对的位置制造第一槽包括：在所述隔离结构中与所述垂直晶体管的导电沟道相对的位置蚀刻所述第一槽，使所述第一槽的下表面露出所述垂直晶体管的漏极，所述第一槽的上表面大于下表面；

在所述第一槽的侧壁形成侧壁隔离结构。

11.如权利要求6所述的存储单元制造方法，其特征在于，所述顺次在所述第一槽中和所述第一槽的上表面沉积导电层包括：在沉积所述导电层的过程中，改变沉积的多晶硅中的掺杂粒子种类以及粒子掺杂浓度。

12.一种存储器，其特征在于，包括如权利要求1 5任一项所述的存储单元。

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说明书

存储单元及其制造方法

技术领域

[0001] 本公开涉及集成电路制造技术领域，具体而言，涉及一种存储单元及其制造方法。

背景技术

[0002] 随着集成电路制造工艺的发展，器件尺寸越来越小、排布密度越来越大，对制造工艺形成了巨大的挑战。

[0003] 在DRAM制造工艺中，垂直存储单元(由垂直晶体管和垂直电容构成)成为提高单位面积内存储单元数量的一种新技术。在垂直存储单元中，晶体管的源极、栅极、漏极从下到上依次排布，存储电容位于晶体管的漏极之上，电容下极板通过存储接触结构(Stock Node Contact，SNC)与晶体管漏极连接。随着晶体管尺寸降低、沟道尺寸下降，垂直晶体管的源极与电容下极板的连接面积越来越小；随着排布密度的上升，垂直电容之间的距离越来越近，横截面越来越小，为了保持容值不变、或者容值上升，垂直电容的高度越来越高，增高的电容、降低的连接面积，给垂直电容与源极的连接强度和垂直电容的稳定性、工艺可靠性带来极大的挑战。

[0004] 需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

[0005] 本公开的目的在于提供一种存储单元及其制造方法，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的垂直电容在高密度排布情况下结构稳定性不足的问题。

[0006] 根据本公开的第一方面，提供一种存储单元，包括：垂直晶体管，部分设置于基底中，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接位线；存储接触结构，包括：埋入部，位于第一槽中，所述第一槽的侧面被隔离结构包裹，所述埋入部的下表面连接所述垂直晶体管的漏极；凸出部，位于所述埋入部之上并与所述埋入部的上表面连接，所述凸出部为柱状结构；存储电容，具有下极板、介质层、上极板，所述下极板贴附所述凸出部，所述介质层贴附所述下极板，所述上极板贴附所述介质层。

[0007] 在本公开的一种示例性实施例中，所述埋入部的上表面大于下表面，所述凸出部的上表面、下表面均与所述埋入部的上表面相等。

[0008] 在本公开的一种示例性实施例中，所述埋入部与所述凸出部均由掺杂半导体构成，所述埋入部的掺杂粒子种类与所述凸出部的掺杂粒子种类不完全相同，所述埋入部的掺杂浓度与所述凸出部的掺杂浓度不完全相同。

[0009] 在本公开的一种示例性实施例中，所述隔离结构的一部分环绕所述垂直晶体管的漏极和所述存储接触结构的所述埋入部，所述隔离结构的另一部分设置在相邻两条所述字线之间。

[0010] 在本公开的一种示例性实施例中，所述隔离结构包括多个子结构，所述多个子结构的材料不完全相同。

[0011] 在本公开的一种示例性实施例中，所述隔离结构包括：第一子结构，具有顺次连接的上部、中部与下部，所述上部连接所述存储电容的所述下极板和所述介质层，且向下延伸至相邻两条所述字线之间，所述中部环绕所述第一槽的侧表面，所述下部连接所述垂直晶体管的漏极以及所述字线；第二子结构，连接所述第一子结构的所述上部、所述中部、所述下部以及所述字线。

[0012] 在本公开的一种示例性实施例中，所述第一子结构的材料包括氮化硅，所述第二子结构的材料包括二氧化硅。

[0013] 在本公开的一种示例性实施例中，所述第二子结构包括：内层结构，连接所述第一子结构的中部和下部；外层结构，设置于所述内层结构和所述第一子结构之间，连接所述第一子结构的上部、中部和所述字线的侧部；所述外层结构与所述内层结构的制造工艺不同。

[0014] 根据本公开的第二方面，提供一种存储单元制造方法，用于制造如上任一项所述的存储单元，包括：提供基底，以所述基底为基础制造垂直晶体管以及位于所述垂直晶体管上和相邻两条位线之间的隔离结构，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接所述位线；在所述隔离结构中与所述垂直晶体管相对的位置制造第一槽，所述第一槽的下表面露出所述垂直晶体管的漏极；顺次在所述第一槽中和所述第一槽的上表面沉积导电层，所述导电层的上表面距离所述第一槽的上表面具有第一高度；对所述导电层中与所述第一槽不相对的位置蚀刻深度为所述第一高度的第二槽，以形成包括埋入部和凸出部的存储接触结构，所述埋入部位于所述第一槽中，所述凸出部位于所述埋入部上；在所述凸出部的外表面顺次形成存储电容的下极板、介质层和上极板。

[0015] 在本公开的一种示例性实施例中，所述以所述基底为基础制造垂直晶体管以及位于所述垂直晶体管上和相邻两条位线之间的隔离结构包括：在所述基底中制造埋入式位线；在所述埋入式位线上方形成垂直于所述基底的表面的导电沟道，所述导电沟道的下部连接所述埋入式位线且位于所述基底中；环绕所述导电沟道的中部从内向外顺次形成栅氧化物层、金属栅极层以及字线结构，所述字线结构由相邻两条字线构成；在所述字线结构和所述导电沟道的上部形成初级隔离结构；蚀刻所述初级隔离结构中与所述字线结构的中点相对的位置以及所述字线结构以形成字线隔离槽；在所述字线隔离槽中以及所述初级隔离结构的顶层填充绝缘材料以形成所述隔离结构。

[0016] 在本公开的一种示例性实施例中，所述在所述字线结构和所述导电沟道的上部形成初级隔离结构包括：在字线结构和所述导电沟道的上部形成第一隔离材料层；在所述第一隔离材料层的上表面形成第二隔离材料层。

[0017] 在本公开的一种示例性实施例中，所述在所述字线隔离槽中以及所述初级隔离结构的顶层填充绝缘材料以形成所述隔离结构包括：在所述字线隔离槽的侧壁以及初级隔离结构的顶层形成第三隔离材料层；在所述第三隔离材料层的上表面形成第四隔离材料层，所述第四隔离材料层的上表面为平面。

[0018] 在本公开的一种示例性实施例中，所述在所述隔离结构中与所述垂直晶体管相对的位置制造第一槽包括：在所述隔离结构中与所述垂直晶体管的导电沟道相对的位置蚀刻所述第一槽，使所述第一槽的下表面露出所述垂直晶体管的漏极，所述第一槽的上表面大于下表面；在所述第一槽的侧壁形成侧壁隔离结构。

[0019] 在本公开的一种示例性实施例中，所述顺次在所述第一槽中和所述第一槽的上表面沉积导电层包括：在沉积所述导电层的过程中，改变沉积的多晶硅中的掺杂粒子种类以及粒子掺杂浓度。

[0020] 根据本公开的第三方面，提供一种存储器，包括如上任一项所述的存储单元。

[0021] 本公开实施例通过将垂直存储单元中的存储接触结构设置为埋入部和凸出部两部分，使埋入部被隔离结构包裹，并在凸出部表面制造存储电容的下极板，可以通过凸出部的侧面大面积提高细高型存储电容的下极板与存储接触结构的接触面积，进而解决垂直存储单元制造过程中，存储电容横截面减小、高度增加带来的存储电容与存储接触结构连接不稳定的问题，为进一步缩小垂直存储单元的器件尺寸、增大垂直存储单元的排布密度提供有力的技术支持。

[0022] 应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

[0023] 此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0024] 图1是本公开示例性实施例中存储单元的结构示意图。

[0025] 图2是本公开一个实施例中存储接触结构2的结构示意图。

[0026] 图3是本公开另一个实施例中存储接触结构2的结构示意图。

[0027] 图4是本公开一个实施例中隔离结构4的结构示意图。

[0028] 图5是本公开另一个实施例中隔离结构4的结构示意图。

[0029] 图6是本公开示例性实施例中存储单元制造方法的流程图。

[0030] 图7是本公开一个实施例中步骤S1的子流程示意图。

[0031] 图8A～图8K是步骤S12在埋入式位线200上方形成垂直于基底10的表面的导电沟道的过程示意图。

[0032] 图9A～图9D是一个实施例中步骤S13的制造过程示意图。

[0033] 图10A和图10B是一个实施例中步骤S14的制造过程示意图。

[0034] 图11A～图11C是步骤S15所示步骤的制造过程示意图。

[0035] 图12A～图12B是一个实施例中步骤S16所示制程的示意图。

[0036] 图13是本公开一个实施例中步骤S2的子流程图。

[0037] 图14A～图14C是图13所示制程的示意图。

[0038] 图15是本公开实施例中步骤S3所示步骤的示意图。

[0039] 图16是本公开实施例中步骤S4所示步骤的示意图。

[0040] 图17是本公开实施例中步骤S5所示步骤的示意图。

[0041] 图18是本公开实施例中制成的存储单元2的示意图。

具体实施方式

[0042] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

[0043] 此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

[0044] 下面结合附图对本公开示例实施方式进行详细说明。

[0045] 图1是本公开示例性实施例中存储单元的结构示意图。其中，图1左侧是存储单元在垂直于位线方向(A‑A)的剖视图，图1中间是存储单元在延位线方向(B‑B)的剖视图，图1右侧是剖面方向示意图。

[0046] 参考图1，存储单元100可以包括：

[0047] 垂直晶体管1，部分设置于基底10中，垂直晶体管1从下到上设置有源极11、栅极12、漏极13，源极11连接位线200，栅极12连接字线300；

[0048] 存储接触结构2，包括：

[0049] 埋入部21，位于第一槽20中，第一槽20的侧面被隔离结构4包裹，埋入部21的下表面连接垂直晶体管1的漏极13；

[0050] 凸出部22，位于埋入部21之上并与埋入部21的上表面连接，凸出部22为柱状结构；

[0051] 存储电容3，具有下极板31、介质层32、上极板33，下极板31贴附凸出部22，介质层32贴附下极板31，上极板33贴附介质层32。

[0052] 在图1所示的存储单元100中，由于存储接触结构2的下部(埋入部)设置在第一槽20中，第一槽20被隔离结构4包裹，因此，即使晶体管尺寸减小，存储接触结构2与垂直晶体管1的导电沟道的连接面积减小，存储接触结构2也能较稳定地与垂直晶体管1的漏极13连接，贴附存储接触结构2的凸出部22形成的存储电容3也能具有较高的结构强度，在存储电容3的高度增加、宽度缩小的趋势下，也能够使存储电容3较为稳定。

[0053] 此外，在相关技术中，垂直型存储电容的下极板为柱状结构，存储电容的下极板与存储接触结构(SNC)的连接面积为柱状结构的横截面，在存储电容宽度缩小的趋势下，该连接面积不断减小。而在本公开实施例中，由于将存储电容3的下极板31贴附存储接触结构2的柱状结构的凸出部22的外表面设置，下极板31与存储接触结构2的连接面积为柱状结构除底面以外的表面积，远大于柱状结构的底面积(传统接触结构)，即使元件特征尺寸缩小、元件排列密度增加，也能保持下极板与存储接触结构具有较大的接触面积。

[0054] 图2是本公开一个实施例中存储接触结构2的结构示意图。其中，图2左侧是存储单元在垂直于位线方向(A‑A)的剖视图，图2中间是存储单元在延位线方向(B‑B)的剖视图，图2右侧是剖面方向示意图。

[0055] 参考图2，在本公开一个实施例中，存储接触结构2中的埋入部21的上表面大于下表面，凸出部22的上表面、下表面均与埋入部21的上表面相等。

[0056] 图2所示结构，可以在沟道尺寸有限、存储电容高度要求较高时，提高存储接触结构2的结构强度。由于埋入部21的上表面大于下表面，凸出部22的上表面、下表面均与埋入部21的上表面相等，可以在不增加晶体管导电沟道尺寸的同时，增加凸出部22的表面积，进而增大存储电容的下极板与存储接触结构2的接触面积，提高电容性能，在相同高度下，形成容值更高的存储电容；在相同容值下，降低对存储电容高度的要求，降低存储电容的高度，从而可以进一步提高存储电容的连接强度。

[0057] 图3是本公开另一个实施例中存储接触结构2的结构示意图。其中，图3左侧是存储单元在垂直于位线方向(A‑A)的剖视图，图3中间是存储单元在延位线方向(B‑B)的剖视图，图3右侧是剖面方向示意图。

[0058] 参考图3，在本公开实施例中，埋入部21与凸出部22均由掺杂半导体构成，掺杂半导体例如为掺杂导电粒子的多晶硅(poly)。埋入部21与凸出部22掺杂的导电粒子例如可以为三价粒子或五价粒子，例如硼(B)、磷(P)、砷(As)等导电粒子，本公开对此不作特殊限制。

[0059] 在本公开实施例中，埋入部21的掺杂粒子种类与凸出部22的掺杂粒子种类可以不完全相同，埋入部21的掺杂浓度与凸出部22的掺杂浓度可以不完全相同。

[0060] 在图3所示实施例中，凸出部22的掺杂浓度大于埋入部21，以在接近下极板31的区域实现更好的导电性。在本公开的其他实施例中，凸出部22与埋入部21的掺杂浓度也可以相同，或者，还可以设置粒子的掺杂浓度由埋入部21向凸出部22方向逐渐升高，各种类掺杂粒子的比例由埋入部21向凸出部22方向逐渐变化。

[0061] 在图1～图3所示实施例中，隔离结构4可以有一部分环绕垂直晶体管的漏极和存储接触结构2的埋入部21，另一部分设置在相邻两条字线300之间。

[0062] 在本公开的其他实施例中，隔离结构4还可以包括多个子结构，多个子结构的材料不完全相同。

[0063] 图4是本公开一个实施例中隔离结构4的结构示意图。其中，图4左侧是存储单元在垂直于位线方向(A‑A)的剖视图，图4中间是存储单元在延位线方向(B‑B)的剖视图，图4右侧是剖面方向示意图。

[0064] 参考图4，在一个实施例中，隔离结构4可以包括：

[0065] 第一子结构41，具有顺次连接的上部411、中部412与下部413，上部411连接存储电容3的下极板31，且向下延伸至相邻两条字线300之间，中部412环绕第一槽20的侧表面，下部413连接垂直晶体管1的漏极13以及字线300；

[0066] 第二子结构42，连接第一子结构41的上部411、中部412、下部413以及字线300。

[0067] 第一子结构41的材料例如可以为氮化硅(SiN)，第二子结构42的材料例如可以为二氧化硅(SiO2)或其他氧化物。

[0068] 在制造过程中，先制造第一子结构41的下部413，接下来制造第二子结构42和第一子结构41的上部411，对第一子结构41的上部411和第二子结构42进行蚀刻。由于第一子结构41的材料和第二子结构42的材料不同，蚀刻气体对第一子结构41的材料和第二子结构42的材料具有蚀刻选择，因此，通过将隔离结构4设置为多个材料不同的子部分，可以在制造过程中蚀刻第一槽20时，减少整个隔离结构4在蚀刻第一槽20的过程中被损伤的程度。

[0069] 在第一子结构41的材料为氮化硅、第二子结构42的材料为氧化物时，既可以利用氮化硅较坚硬的特性提高隔离结构4的外部结构强度，又可以通过隔离结构4内部氧化物的设置，降低氮化硅热膨胀系数较高引起的应力释放导致的结构误差，降低制造成本。

[0070] 图5是本公开另一个实施例中隔离结构4的结构示意图。其中，图5左侧是存储单元在垂直于位线方向(A‑A)的剖视图，图5中间是存储单元在延位线方向(B‑B)的剖视图，图5右侧是剖面方向示意图。

[0071] 参考图5，在本公开的又一个实施例中，第二子结构42可以包括：

[0072] 内层结构421，连接第一子结构41的中部412和下部413；

[0073] 外层结构422，设置于内层结构421和第一子结构41之间，连接第一子结构41的上部411、中部412和字线300的侧部。

[0074] 其中，外层结构422与内层结构421的制造工艺不同。

[0075] 在图5所示实施例中，内层结构421例如可以为通过TEOS(Tetraethyl orthosilicate，正硅酸乙酯)制造，外层结构422例如可以为通过ALD(Atomic Layer Deposition，原子层沉积)制造。

[0076] TEOS可以较快生成二氧化硅，快速形成酥松多孔的内层结构421，对于提高工艺效率、降低制造成本起到积极作用。但是，经由TEOS制造的二氧化硅与形成第一子结构41的氮化硅之间接触不良，因此，本公开实施例在内层结构421和第一子结构41之间设置通过ALD工艺制造的外层结构422，以提高整个隔离结构4中各部分的粘附性和结构强度。

[0077] ALD是一种可以将物质以单原子膜形式一层一层镀在基底表面的方法，涉及复杂的表面化学过程，具有较低的沉积速度，沉积层具有极均匀的厚度和优异的一致性。由于沉积速度较慢、沉积质量较好，通过ALD工艺制造的外层结构422与内层结构421和第一子结构41均具有较好的连接强度，被延伸至氮化硅与位线300的栅极金属层之间时，也能够提高隔离结构4与位线300的连接强度，避免氮化硅与位线300的栅极金属层之间接触不良。为了提高制造速度，外层结构422无需很厚。本领域技术人员可以自行设置外层结构422的厚度，本公开对此不做特殊限制。

[0078] 图2～图5任意实施例均可自由结合，即，本公开的其他实施例中，存在包括图2、图3、图4或图5所示特征的任意两种或多种组合的技术方案。本公开于此不再一一绘示。

[0079] 图6是本公开示例性实施例中存储单元制造方法的流程图。

[0080] 参考图6，在本公开实施例中，存储单元制造方法600可以包括：

[0081] 步骤S1，提供基底，以所述基底为基础制造垂直晶体管以及位于所述垂直晶体管上和相邻两条位线之间的隔离结构，所述垂直晶体管从下到上设置有源极、栅极、漏极，所述栅极连接字线，所述源极连接所述位线；

[0082] 步骤S2，在所述隔离结构中与所述垂直晶体管相对的位置制造第一槽，所述第一槽的下表面露出所述垂直晶体管的漏极；

[0083] 步骤S3，顺次在所述第一槽中和所述第一槽的上表面沉积导电层，所述导电层的上表面距离所述第一槽的上表面具有第一高度；

[0084] 步骤S4，对所述导电层中与所述第一槽不相对的位置蚀刻深度为所述第一高度的第二槽，以形成包括埋入部和凸出部的存储接触结构，所述埋入部位于所述第一槽中，所述凸出部位于所述埋入部上；

[0085] 步骤S5，在所述凸出部的外表面顺次形成存储电容的下极板、介质层和上极板。

[0086] 图6所示方法可以用于制造如图1～图5任一实施例所示的存储单元。

[0087] 下面，对图6中的各步骤进行详细解说。

[0088] 图7是本公开一个实施例中步骤S1的子流程示意图。

[0089] 参考图7，在一个实施例中，步骤S1可以包括：

[0090] 步骤S11，在所述基底中制造埋入式位线；

[0091] 步骤S12，在所述埋入式位线上方形成垂直于所述基底的表面的导电沟道，所述导电沟道的下部连接所述埋入式位线且位于所述基底中；

[0092] 步骤S13，环绕所述导电沟道的中部从内向外顺次形成栅氧化物层、金属栅极层以及字线结构，所述字线结构由相邻两条字线构成；

[0093] 步骤S14，在所述字线结构和所述导电沟道的上部形成初级隔离结构；

[0094] 步骤S15，蚀刻所述初级隔离结构中与所述字线结构的中点相对的位置以及所述字线结构以形成字线隔离槽；

[0095] 步骤S16，在所述字线隔离槽中以及所述初级隔离结构的顶层填充绝缘材料以形成所述隔离结构。

[0096] 在步骤S11，在基底10中制造埋入式位线200的过程首先可以包括在基底10中蚀刻沟槽，在沟槽中制造埋入式位线200。其中，埋入式位线200包括可以包括外部的氮化钛(TiN)层201和内部的钨(W)结构202。制造埋入式位线200的过程可以为通常方案，因此本公开不对此做特殊介绍。

[0097] 图8A～图8K是步骤S12在埋入式位线200上方形成垂直于基底10的表面的导电沟道的过程示意图。导电沟道的下部连接埋入式位线200且位于基底10中。

[0098] 在图8A，首先在制造埋入式位线200形成的沟槽中填充多晶硅，此时基底10表面残留有制造沟槽过程中设置的硬掩模层101。

[0099] 在图8B，对多晶硅部分进行N型离子掺杂，以形成源极11。

[0100] 在图8C，清除硬掩模层101，为后续制程提供操作平面。

[0101] 在图8D，顺次在图8C的平面上沉积硬掩模层101、氧化物层102、第一有机碳(SOC，Sedimentary Organic Carbon)层103、第一氮氧化硅(SiON)层104、第二有机碳层105、第二氮氧化硅层106、光刻胶层107。其中，硬掩模层101例如可以为氮化硅，氧化物层102可以通过TEOS沉积。

[0102] 在图8E，对光刻胶层107掩模、波光、显影、去胶等制程后，在第一有机碳层103中形成沟槽108。

[0103] 在图8F，对氧化物层102和硬掩模层101与沟槽108对应的进行刻蚀后，形成容纳导电沟道的沟槽109。

[0104] 在图8G，在沟槽109和氧化物层102的表面沉积氧化层110。

[0105] 在图8H，对氧化层110进行蚀刻以露出导电沟道的源极11。

[0106] 在图8I，在侧壁形成有氧化层的沟槽109中填充导电沟道的主体材料硅，以形成制造栅极和漏极的沟道区域121。

[0107] 在图8J，对沟道区域121进行掺杂，以形成栅极对应的导电沟道12和漏极13。此时，沟道区域外侧的氧化层110可以作为降低湿法蚀刻过程的蚀刻负载效应(Loading Effect)的停止层。

[0108] 在图8K，清除氧化物层102和已有损伤的氧化层110。

[0109] 图9A～图9D是步骤S13的过程示意图。在步骤S13，环绕导电沟道的中部从内向外顺次形成栅氧化物层、金属栅极层以及字线结构，字线结构由相邻两条字线构成。

[0110] 在图9A，在导电沟道表层形成栅氧化层122，栅氧化层122例如可以通过ALD工艺沉积，具体例如可以为通过ISSG(in‑situ stream generation，原位水汽生成)工艺，生成厚度为2～8nm的栅氧化层122，并使用RPN(remote plasma‑assisted nitridation，远程离子辅助氮化)工艺进行高温氮气条件下退火处理。

[0111] 在图9B，沉积栅金属层123，栅金属层123的材料例如可以为氮化钛(TiN)。

[0112] 在图9C，沉积字线金属层材料301钨(W)后进行CMP磨平。

[0113] 在图9D，蚀刻现有结构以形成环绕各栅极的位线结构基础302(未切割的位线)。由于钨和氮化钛的蚀刻比大于4:1，氮化钛和氧化层的蚀刻比大于10:1，因此本次蚀刻可以将氧化层122作为蚀刻停止层，避免漏极部分的硅损伤。

[0114] 图10A和图10B是一个实施例中步骤S14的制造过程示意图。

[0115] 在一个实施例中，当存储单元设置有如图5所示的隔离结构时，步骤S14可以通过图10A和图10B实现。

[0116] 在图10A，在字线结构和所述导电沟道的上部沉积形成第一隔离材料层401，第一隔离材料层401的材料例如可以为氮化硅(SiN)，沉积工艺例如可以为ALD，沉积厚度例如可以为2～5nm。本次沉积的绝缘层一方面可以作为位线结构300的绝缘层，另一方面可以作为后面制程的蚀刻停止层。

[0117] 在图10B，在第一隔离材料层401的上表面沉积形成第二隔离材料层402，第二隔离材料层402的材料例如可以为氧化物，例如氧化硅，填充工艺例如可以为TEOS。

[0118] 第一隔离材料层与第二隔离材料层统称为初级隔离结构。当存储单元的隔离结构为图4所示的结构时，可以一次沉积制作初级隔离结构，本公开于此不再赘述。

[0119] 图11A～图11C是步骤S15所示步骤的制造过程示意图。

[0120] 由于步骤S15之后主要是在垂直于位线方向操作，因此图11B、图11C以及后续制图均展示垂直于位线方向(A‑A)和延位线方向(B‑B)两种方向的示意图。

[0121] 在图11A，首先，顺次在初级隔离结构上沉积第一有机碳(SOC，Sedimentary Organic Carbon)层103、第一氮氧化硅(SiON)层104、第二有机碳层105、第二氮氧化硅层106、光刻胶层107。

[0122] 在图11B，对光刻胶层107掩模、波光、显影、去胶等制程后，在第一有机碳层103和第一氮氧化硅(SiON)层104中形成与字线结构300的中点相对的沟槽。

[0123] 在图11C，从与沟槽108对应位置向下的进行刻蚀后，形成字线隔离槽403。

[0124] 步骤S16，在所述字线隔离槽中以及所述初级隔离结构的顶层填充绝缘材料以形成所述隔离结构。

[0125] 图12A～图12B是一个实施例中步骤S16所示制程的示意图。

[0126] 参考图12A和图12B，在一个实施例中，步骤S16的可以包括制作第三隔离材料层和第四隔离材料层。

[0127] 在图12A，在字线隔离槽403的侧壁以及初级隔离结构的顶层形成第三隔离材料层404。

[0128] 在图12B，在第三隔离材料层404的上表面形成第四隔离材料层405，第四隔离材料层405的上表面为平面。

[0129] 至此，一次性制成字线隔离结构和接下来的存储接触结构2之间的隔离结构。

[0130] 图13是本公开一个实施例中步骤S2的子流程图。

[0131] 参考图13，在一个实施例中，步骤S2可以包括：

[0132] 步骤S21，在所述隔离结构中与所述垂直晶体管的导电沟道相对的位置蚀刻所述第一槽，使所述第一槽的下表面露出所述垂直晶体管的漏极，所述第一槽的上表面大于下表面；

[0133] 步骤S22，在所述第一槽的侧壁形成侧壁隔离结构。

[0134] 图14A～图14C是图13所示制程的示意图。

[0135] 在图14A，首先使用氧化物层和光刻制程形成定位槽406。

[0136] 在图14B，延定位槽406向下蚀刻第一槽20。第一槽20的底部露出漏极，在一些实施例中，蚀刻第一槽20底部的关键尺寸可以大于字线关键尺寸的1.1倍，以使存储接触结构2和导电沟道的接触面积增大，时存储接触结构2和导电沟道具有较低的接触电阻。

[0137] 在图14C，对第一槽20周围沉积侧壁隔离结构，形成如图5所示实施例中的第一子结构41和第二子结构42，完成隔离结构4的制造。侧壁隔离结构作为第一子结构41的中部，材料例如可以为氮化硅(SiN)，与第一子结构41的上部、下部连为一体。沉积侧壁隔离结构的工艺例如可以为ALD，以便实现精准沉积。

[0138] 图15是本公开实施例中步骤S3所示步骤的示意图。

[0139] 参考图15，在步骤S3，顺次在第一槽20中和第一槽20的上表面沉积导电层23，导电层23的上表面距离第一槽的上表面具有第一高度H1。

[0140] 在沉积导电层的过程中，可以改变沉积的多晶硅中的掺杂粒子种类以及粒子掺杂浓度，以实现图3所示实施例中存储接触结构2的特征。

[0141] 图16是本公开实施例中步骤S4所示步骤的示意图。

[0142] 参考图16，在步骤S4，对导电层23中与第一槽20不相对的位置蚀刻深度为第一高度H1的第二槽24，以形成包括埋入部21和凸出部22的存储接触结构2，埋入部21位于第一槽20中，凸出部22位于埋入部21上。蚀刻第二槽24的停止层为隔离结构4的顶部，通过蚀刻第二槽24，一次性制造了存储单元之间的隔离和存储接触结构的隔离，实现了AIO(all in one，一步成型)。

[0143] 蚀刻之前可以同样使用氧化物层和SOC层制造掩模层和光刻槽，以便精确定位，本公开于此不再赘述。

[0144] 图17本公开实施例中步骤S5所示步骤的示意图。

[0145] 参考图17，在步骤S5，在凸出部22的外表面顺次形成存储电容3的下极板32、介质层32和上极板33。

[0146] 沉积下极板材料(例如为氮化钛)后，回刻蚀，沉积Hi‑K材料(高介电参数材料)作为介质层32，然后沉积上极板材料。

[0147] 沉积上极板后，可以使用导电材料181(例如多晶硅)对各电容之间进行填充，填充到一定高度(至少高出电容上极板顶部)后，在顶层覆盖硬掩模材料182进行平整，如图18所示。

[0148] 图18所示实施例具备了图2、图5所示特征，第一槽20的上表面比下表面大，隔离结构分为第一子结构41和第二子结构42，第一子结构41包括上部411、中部412、下部413，第二子结构42包括内层结构421和外层结构422。在本公开的其他实施例中，还可以修改各步骤的具体实现来制作具备其他特征的存储单元。

[0149] 本公开还提供一种存储器，包括如上任一项所述的存储单元，通过如上任一项所述的存储单元制造方法制造。

[0150] 应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

[0151] 本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。