自对准成像方法

摘要

本发明提供了一种自对准成像方法，包括以下步骤：提供具有多个第一凹槽的待刻蚀层；在多个第一凹槽中形成第一牺牲层；利用图案化的第二芯模层和覆盖第二芯模层的第二间隔层在第一牺牲层上形成具有多个第二凹槽的硬掩模层；使用硬掩模层在待刻蚀层中形成多个第三凹槽；以及去除硬掩模层和第一牺牲层，得到具有多个第一凹槽和多个第三凹槽的待刻蚀层。

权利要求

1.一种自对准成像方法，包括以下步骤：提供具有多个第一凹槽的待刻蚀层；

在所述多个第一凹槽中形成第一牺牲层；

利用图案化的第二芯模层和覆盖所述第二芯模层的第二间隔层在所述第一牺牲层上形成具有多个第二凹槽的硬掩模层；

使用所述硬掩模层在所述待刻蚀层中形成多个第三凹槽；以及去除所述硬掩模层和第一牺牲层，得到具有所述多个第一凹槽和所述多个第三凹槽的待刻蚀层。

2.如权利要求1所述的方法，其特征在于，提供具有多个第一凹槽的待刻蚀层的步骤包括：

在所述待刻蚀层的表面依次沉积形成图案化的第一芯模层和覆盖所述第一芯模层的第一间隔层，所述第一间隔层具有多个第四凹槽；

在所述多个第四凹槽中填充第一介质层；

选择性刻蚀位于所述第一介质层两侧的第一间隔层以形成多个第五凹槽；

沿着所述第五凹槽刻蚀所述待刻蚀层以形成所述多个第一凹槽；以及去除所述第一芯模层、第一介质层和位于所述第一介质层之下的第一间隔层。

3.如权利要求1所述的方法，其特征在于，在所述多个第一凹槽中形成第一牺牲层的步骤中，还包括在所述待刻蚀层表面形成第一牺牲层。

4.如权利要求1所述的方法，其特征在于，在所述硬掩模层中形成多个第二凹槽的步骤包括：

在所述硬掩模层的表面依次沉积形成图案化的第二芯模层和覆盖所述第二芯模层的第二间隔层，所述第二间隔层具有多个第六凹槽，每一第六凹槽在所述硬掩模层上的投影，位于间距为第二间距的相邻两个第一凹槽之间；

在所述多个第六凹槽中填充第二介质层；

选择性刻蚀所述第二介质层两侧的第二间隔层以形成多个第七凹槽；

沿着所述第七凹槽刻蚀所述硬掩模层以形成所述多个第二凹槽；以及去除所述第二芯模层、第二介质层和位于所述第二介质层之下的第二间隔层。

5.如权利要求4所述的方法，其特征在于，所述第二间隔层位于所述第二芯模层侧壁的垂直部分，在所述待刻蚀层上的投影，位于间距为所述第二间距的相邻两个第一凹槽之间。

6.如权利要求1所述的方法，其特征在于，使用所述硬掩模层在所述待刻蚀层中形成多个第三凹槽后还包括：

在所述第二凹槽和第三凹槽中形成第二牺牲层；

且在去除所述硬掩模层和第一牺牲层的过程中，去除所述第二牺牲层。

7.如权利要求1所述的方法，其特征在于，在所述待刻蚀层中，两个相邻的第一凹槽和两个相邻的第三凹槽交替排列。

8.如权利要求1所述的方法，其特征在于，所述多个第一凹槽和所述多个第三凹槽的深度相等。

9.如权利要求1至8任一项所述的方法，其特征在于，相邻两个第一凹槽的间距在第一间距和第二间距间交替，且所述第一间距小于所述第二间距；相邻两个第二凹槽的间距在第三间距和第四间距间交替，且所述第三间距小于所述第四间距；其中，每一第二凹槽在所述待刻蚀层上的投影位于间距为所述第二间距的相邻两个第一凹槽之间。

10.一种自对准成像方法，包括以下步骤：在待刻蚀层上形成包括交替的第一介质层和第一芯模层的图案区域和位于所述图案区域周围的第二介质层；

在所述图案区域上形成图案化的第二芯模层，所述第二芯模层与所述第一芯模层部分重叠，且所述第二芯模层与所述第一介质层部分重叠；

以所述第二芯模层为掩模选择性刻蚀所述待刻蚀层，形成多个第二凹槽；

以所述第二芯模层为掩模选择性刻蚀所述第一芯模层；

在所述第二凹槽中填充介质材料，且在所述第二介质层上覆盖介质材料，形成第三介质层；

选择性刻蚀所述第一芯模层，在所述第三介质层中形成多个第三凹槽；

沿着所述多个第三凹槽刻蚀所述待刻蚀层，形成多个第四凹槽；以及去除所述第三介质层和第一介质层，获得具有所述多个第二凹槽和所述多个第四凹槽的待刻蚀层。

11.如权利要求10所述的方法，其特征在于，在待刻蚀层上形成包括交替的第一介质层和第一芯模层的图案区域和位于所述图案区域周围的第二介质层的步骤包括：在所述待刻蚀层上形成图案化的第一介质层；

在所述第一介质层中填充第一芯模层；

在所述第一介质层中具有所述第一芯模层的图案区域覆盖保护层；

去除未被所述保护层覆盖的第一介质层以暴露所述待刻蚀层；以及在所述待刻蚀层被暴露的区域形成所述第二介质层。

12.如权利要求11所述的方法，其特征在于，在所述第一介质层中具有所述第一芯模层的图案区域覆盖保护层的步骤包括：在所述第一介质层上形成保护层；

对所述图案区域的保护层显影；以及去除未被显影的保护层。

13.如权利要求11所述的方法，其特征在于，去除未被所述保护层覆盖的第一介质层以暴露所述待刻蚀层之后还包括：去除所述保护层。

14.如权利要求10所述的方法，其特征在于，所述第二芯模层的高度高于所述第一芯模层。

15.如权利要求10所述的方法，其特征在于，所述第二芯模层相对于所述第一芯模层具有刻蚀选择性。

16.如权利要求10所述的方法，其特征在于，以所述第二芯模层为掩模选择性刻蚀所述第一芯模层的过程中，所述第二芯模层被完全刻蚀，且所述第二介质层被部分刻蚀。

17.如权利要求10所述的方法，其特征在于，所述多个第二凹槽和所述多个第四凹槽的深度相等。

18.如权利要求10所述的方法，其特征在于，每一第二凹槽和每一第四凹槽交替排列。

19.如权利要求10至18任一项所述的方法，其特征在于，以所述第二芯模层为掩模选择性刻蚀所述待刻蚀层，形成多个第二凹槽的步骤包括：以所述第二芯模层为掩模选择性刻蚀所述图案区域中的第一介质层，形成多个第一凹槽；以及沿着所述多个第一凹槽刻蚀所述待刻蚀层，形成多个第二凹槽。

20.一种三维存储器的制作方法，包括使用如权利要求1‑19任一项所述的自对准成像方法形成导电互连结构。

说明书

自对准成像方法

技术领域

[0001] 本发明主要涉及三维存储器领域，尤其涉及一种自对准成像方法。

背景技术

[0002] 半导体集成电路自诞生以来，经历了从小规模、中规模到大规模和超大规模集成的发展阶段，并日益成为现代科学技术中最为活跃的技术领域之一。

[0003] 存储器是一种广泛使用的半导体器件。为了克服传统的二维存储器在存储容量方面的限制，现代工艺往往采用堆叠存储芯片的方式来实现更高的集成度。例如，可以将不同
功能的芯片或结构，通过堆叠或孔互连等微机械加工技术，在垂直方向上形成立体集成、信
号连通的三维(3D)立体器件。三维存储器就是利用这一技术将存储器单元三维地布置在衬
底之上，进而实现提高存储器的性能和存储密度的目的。

发明内容

[0004] 本发明要解决的技术问题是提供一种自对准成像方法，该自对准成像方法有效地减小了待刻蚀层中的多个凹槽之间的间距，从而可以实现具有小特征尺寸和小间距沟道的
半导体结构。

[0005] 为解决上述技术问题，本发明提供了一种自对准成像方法，包括以下步骤：提供具有多个第一凹槽的待刻蚀层；在所述多个第一凹槽中形成第一牺牲层；利用图案化的第二
芯模层和覆盖所述第二芯模层的第二间隔层在所述第一牺牲层上形成具有多个第二凹槽
的硬掩模层；使用所述硬掩模层在所述待刻蚀层中形成多个第三凹槽；以及去除所述硬掩
模层和第一牺牲层，得到具有所述多个第一凹槽和所述多个第三凹槽的待刻蚀层。

[0006] 在本发明的一实施例中，提供具有多个第一凹槽的待刻蚀层的步骤包括：在所述待刻蚀层的表面依次沉积形成图案化的第一芯模层和覆盖所述第一芯模层的第一间隔层，
所述第一间隔层具有多个第四凹槽；在所述多个第四凹槽中填充第一介质层；选择性刻蚀
位于所述第一介质层两侧的第一间隔层以形成多个第五凹槽；沿着所述第五凹槽刻蚀所述
待刻蚀层以形成所述多个第一凹槽；以及去除所述第一芯模层、第一介质层和位于所述第
一介质层之下的第一间隔层。

[0007] 在本发明的一实施例中，在所述多个第一凹槽中形成第一牺牲层的步骤中，还包括在所述待刻蚀层表面形成第一牺牲层。

[0008] 在本发明的一实施例中，在所述硬掩模层中形成多个第二凹槽的步骤包括：在所述硬掩模层的表面依次沉积形成图案化的第二芯模层和覆盖所述第二芯模层的第二间隔
层，所述第二间隔层具有多个第六凹槽，每一第六凹槽在所述硬掩模层上的投影，位于间距
为所述第二间距的相邻两个第一凹槽之间；在所述多个第六凹槽中填充第二介质层；选择
性刻蚀所述第二介质层两侧的第二间隔层以形成多个第七凹槽；沿着所述第七凹槽刻蚀所
述硬掩模层以形成所述多个第二凹槽；以及去除所述第二芯模层、第二介质层和位于所述
第二介质层之下的第二间隔层。

[0009] 在本发明的一实施例中，所述第二间隔层位于所述第二芯模层侧壁的垂直部分，在所述待刻蚀层上的投影，位于间距为所述第二间距的相邻两个第一凹槽之间。

[0010] 在本发明的一实施例中，使用所述硬掩模层在所述待刻蚀层中形成多个第三凹槽后还包括：在所述第二凹槽和第三凹槽中形成第二牺牲层；且在去除所述硬掩模层和第一
牺牲层的过程中，去除所述第二牺牲层。

[0011] 在本发明的一实施例中，在所述待刻蚀层中，两个相邻的第一凹槽和两个相邻的第三凹槽交替排列。

[0012] 在本发明的一实施例中，所述多个第一凹槽和所述多个第三凹槽的深度相等。

[0013] 在本发明的一实施例中，相邻两个第一凹槽的间距在第一间距和第二间距间交替，且所述第一间距小于所述第二间距；相邻两个第二凹槽的间距在第三间距和第四间距
间交替，且所述第三间距小于所述第四间距；其中，每一第二凹槽在所述待刻蚀层上的投影
位于间距为所述第二间距的相邻两个第一凹槽之间。

[0014] 本发明的另一方面提供一种自对准成像方法，包括以下步骤：在待刻蚀层上形成包括交替的第一介质层和第一芯模层的图案区域和位于所述图案区域周围的第二介质层；
在所述图案区域上形成图案化的第二芯模层，所述第二芯模层与所述第一芯模层部分重
叠，且所述第二芯模层与所述第一介质层部分重叠；以所述第二芯模层为掩模选择性刻蚀
所述待刻蚀层，形成多个第二凹槽；以所述第二芯模层为掩模选择性刻蚀所述第一芯模层；
在所述第二凹槽中填充介质材料，且在所述第二介质层上覆盖介质材料，形成第三介质层；
选择性刻蚀所述第一芯模层，在所述第三介质层中形成多个第三凹槽；沿着所述多个第三
凹槽刻蚀所述待刻蚀层，形成多个第四凹槽；以及去除所述第三介质层和第一介质层，获得
具有所述多个第二凹槽和所述多个第四凹槽的待刻蚀层。

[0015] 在本发明的一实施例中，在待刻蚀层上形成包括交替的第一介质层和第一芯模层的图案区域和位于所述图案区域周围的第二介质层的步骤包括：在所述待刻蚀层上形成图
案化的第一介质层；在所述第一介质层中填充第一芯模层；在所述第一介质层中具有所述
第一芯模层的图案区域覆盖保护层；去除未被所述保护层覆盖的第一介质层以暴露所述待
刻蚀层；以及在所述待刻蚀层被暴露的区域形成所述第二介质层。

[0016] 在本发明的一实施例中，在所述第一介质层中具有所述第一芯模层的图案区域覆盖保护层的步骤包括：在所述第一介质层上形成保护层；对所述图案区域的保护层显影；以
及去除未被显影的保护层。

[0017] 在本发明的一实施例中，去除未被所述保护层覆盖的第一介质层以暴露所述待刻蚀层之后还包括：去除所述保护层。

[0018] 在本发明的一实施例中，所述第二芯模层的高度高于所述第一芯模层。

[0019] 在本发明的一实施例中，所述第二芯模层相对于所述第一芯模层具有刻蚀选择性。

[0020] 在本发明的一实施例中，以所述第二芯模层为掩模选择性刻蚀所述第一芯模层的过程中，所述第二芯模层被完全刻蚀，且所述第二介质层被部分刻蚀。

[0021] 在本发明的一实施例中，所述多个第二凹槽和所述多个第四凹槽的深度相等。

[0022] 在本发明的一实施例中，每一第二凹槽和每一第四凹槽交替排列。

[0023] 在本发明的一实施例中，以所述第二芯模层为掩模选择性刻蚀所述待刻蚀层，形成多个第二凹槽的步骤包括：以所述第二芯模层为掩模选择性刻蚀所述图案区域中的第一
介质层，形成多个第一凹槽；以及沿着所述多个第一凹槽刻蚀所述待刻蚀层，形成多个第二
凹槽。

[0024] 本发明的另一方面提供一种三维存储器的制作方法，包括使用如上所述的自对准成像方法形成导电互连结构。

[0025] 与现有技术相比，本发明的自对准成像方法通过提供具有多个第一凹槽的待刻蚀层，然后在待刻蚀层上形成具有多个第二凹槽的硬掩模层，并利用硬掩模层在待刻蚀层的
多个第一凹槽之间分别形成多个第三凹槽，从而有效地减小了待刻蚀层中的多个凹槽之间
的间距，实现了具有小特征尺寸和小间距沟道的半导体结构。

附图说明

[0026] 包括附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一部分，附图示出了本申请的实施例，并与本说明书一起起到解释本申请原理的作用。附图中：

[0027] 图1是本发明一实施例的一种自对准成像方法的流程图；

[0028] 图2至图14是本发明一实施例的一种自对准成像方法的分步步骤的示意图；

[0029] 图15是本发明一实施例的另一种自对准成像方法的流程图；

[0030] 图16至图28是本发明一实施例的另一种自对准成像方法的分步步骤的示意图；

[0031] 图29是本发明一实施例的一种三维存储器的制作方法的示意图。

具体实施方式

[0032] 为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施
例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图
将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代
表相同结构或操作。

[0033] 如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包
括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备
也可能包含其他的步骤或元素。

[0034] 除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部
分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方
法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明
书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而
不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号
和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附
图中不需要对其进行进一步讨论。

[0035] 在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关
系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示
和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理
解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

[0036] 为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特
征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位
之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器
件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下
方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和
“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并
且对这里所使用的空间相对描述作出相应解释。

[0037] 此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本
申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但
是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义
在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过
每个术语所蕴含的意义来理解本申请。

[0038] 应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、
或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一
个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同
样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部
件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电
流流动的其它部件，甚至在导电部件之间没有直接接触。

[0039] 目前，随着对芯片性能的要求越来越高，对于光刻机分辨率的要求也越来越高。但是，由于技术的限制，可能无法使用更高分辨率的光刻机。因此，在半导体器件(例如三维存
储器)的制作过程中，为了金属连线不相互桥接(bridge)以及有更大的存储密度空间，一种
方法是采用双重图形技术(Double Pattern,DP)制造更小特征尺寸(Critical Dimension,
CD)的沟道来填充金属。然而，这种方法获得的特征尺寸仍与国际上有一定的差距。对于更
小特征尺寸沟道的构建还需要进一步的研究。

[0040] 针对以上的问题，本发明的以下实施例提出一种自对准成像方法，该自对准成像方法有效地减小了待刻蚀层中的多个凹槽之间的间距，从而可以实现具有小特征尺寸和小
间距沟道的半导体结构。

[0041] 本发明的自对准成像方法包括以下步骤：提供具有多个第一凹槽的待刻蚀层；在多个第一凹槽中形成第一牺牲层；利用图案化的第二芯模层和覆盖第二芯模层的第二间隔
层在第一牺牲层上形成具有多个第二凹槽的硬掩模层；使用硬掩模层在待刻蚀层中形成多
个第三凹槽；以及去除硬掩模层和第一牺牲层，得到具有多个第一凹槽和多个第三凹槽的
待刻蚀层。

[0042] 图1是本发明一实施例的一种自对准成像方法的流程图。图2至图14是本发明一实施例的一种自对准成像方法的分步步骤的示意图。下面结合图1至图14对该自对准成像方
法进行说明。

[0043] 可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。

[0044] 步骤S110，提供具有多个第一凹槽101的待刻蚀层111。

[0045] 在本发明的一实施例中，相邻两个第一凹槽101的间距在第一间距d1和第二间距d2间交替，且第一间距d1小于第二间距d2。

[0046] 参考图6所示，待刻蚀层111中具有多个第一凹槽101，且相邻两个第一凹槽101的间距在第一间距d1和第二间距d2间交替。其中，d1

[0047] 待刻蚀层111的材料包括但不限于多晶硅(Polycrystalline Silicon)。

[0048] 参考图2至图6所示，在本发明的一实施例中，提供具有多个第一凹槽101的待刻蚀层111的步骤具体包括：

[0049] 首先，在待刻蚀层111的表面依次沉积形成图案化的第一芯模层121和覆盖第一芯模层121的第一间隔层131，第一间隔层131具有多个第四凹槽104。

[0050] 然后，在多个第四凹槽104中填充第一介质层141。

[0051] 接着，选择性刻蚀位于第一介质层141两侧的第一间隔层131以形成多个第五凹槽105。

[0052] 之后，沿着第五凹槽105刻蚀待刻蚀层111以形成多个第一凹槽101。

[0053] 最后，去除第一芯模层121、第一介质层141和位于第一介质层141之下的第一间隔层131。

[0054] 其中，第一芯模层121的材料包括但不限于氮化硅。第一间隔层131的材料可以包括各种氧化物。优选的，第一间隔层131的材料为氧化硅。

[0055] 可以理解，第一芯模层121和第一间隔层131应当为刻蚀选择比不同的两种材料。

[0056] 第一介质层141的材料例如可以是碳(C)。在一些示例中，第一介质层141的材料可以是旋涂的含碳材料(Spin‑on Carbon,SoC)。

[0057] 示例性的，对于具有待刻蚀层111的半导体结构，可以通过在待刻蚀层111上沉积形成氮化硅层(图未示)，然后在氮化硅层上形成图案化的硬掩膜层(图未示)，以硬掩膜层
为掩膜对氮化硅层进行刻蚀，从而形成图案化的第一芯模层121。之后，可以在图案化的第
一芯模层121上共形地沉积第一间隔层131，以形成图2所示的半导体结构。

[0058] 应当理解，通过调节第一间隔层131的厚度和第四凹槽104的宽度，可以调节后续形成的半导体结构的沟道(凹槽)的特征尺寸(例如宽度)以及间距，从而可以实现具有小特
征尺寸和小间距沟道的半导体结构。

[0059] 示例性的，对于材料为碳的第一介质层141，在多个第四凹槽104中填充第一介质层141的步骤可以包括：在第一间隔层131上沉积碳层(图未示)以填充第一间隔层131中的
多个第四凹槽104。然后以第一间隔层131为停止层对第一间隔层131上方的碳层进行平坦
化，从而形成图3所示的半导体结构。

[0060] 参考图3和图4所示，在一些示例中，在选择性刻蚀位于第一介质层141两侧的第一间隔层131以形成多个第五凹槽105的过程中，会同时消耗部分第一介质层141和/或第一芯
模层121。

[0061] 类似的，参考图4和图5所示，在一些示例中，在沿着第五凹槽105刻蚀待刻蚀层111以形成多个第一凹槽101的过程中，会同时消耗部分第一介质层141和/或第一芯模层121。

[0062] 示例性的，可以采用剥离(Strip)的方法来选择性地去除第一芯模层121、第一介质层141和位于第一介质层141之下的第一间隔层131。

[0063] 在以上步骤中，平坦化可以采用化学机械抛光(Chemical  Mechanical Polishing,CMP)工艺。化学机械抛光是一种化学作用和机械作用相结合的技术，可以获得
平坦且无划痕和杂质玷污的表面。

[0064] 上述沉积的方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等各种方法。

[0065] 上述刻蚀工艺可以是各向同性的刻蚀方法，包括但不限于湿法刻蚀(WET Etch)和干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行
刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀。

[0066] 步骤S120，在多个第一凹槽101中形成第一牺牲层151。

[0067] 参考图6和图7所示，在待刻蚀层111的多个第一凹槽101中形成第一牺牲层151。

[0068] 在本发明的一实施例中，在多个第一凹槽101中形成第一牺牲层151的步骤中，还包括在待刻蚀层111表面形成第一牺牲层151。例如，在多个第一凹槽101中形成第一牺牲层
151的过程中可以同时在待刻蚀层111的表面形成第一牺牲层151。

[0069] 第一牺牲层151的材料包括但不限于氮化硅。在一些示例中，第一牺牲层151的材料可以与第一芯模层121的材料相同，本发明并非以此为限。

[0070] 示例性的，可以在具有多个第一凹槽101的待刻蚀层111上沉积形成氮化硅以填充多个第一凹槽101。

[0071] 在一些示例中，上述填充过程会在部分多个第一凹槽101中形成残留的空隙(Void)。然而可以理解的是，空隙的形成并不影响后续的工艺制程。

[0072] 步骤S130，利用图案化的第二芯模层122和覆盖第二芯模层122的第二间隔层132在第一牺牲层151上形成具有多个第二凹槽102的硬掩模层112。

[0073] 示例性的，可以先在第一牺牲层151上形成硬掩模层112。

[0074] 参考图8所示，可以形成覆盖第一牺牲层151的硬掩模层112。形成硬掩模层112的方法包括各种沉积工艺，在此不再展开。

[0075] 硬掩模层112的材料包括但不限于多晶硅(Polycrystalline Silicon)。

[0076] 在一些示例中，硬掩模层112的材料可以与待刻蚀层111的材料相同，但本发明并非以此为限。

[0077] 形成硬掩模层112之后，可以在硬掩模层112中形成多个第二凹槽102。其中，相邻两个第二凹槽102的间距在第三间距d3和第四间距d4间交替，且第三间距d3小于第四间距
d4，每一第二凹槽102在待刻蚀层111上的投影，位于间距为第二间距d2的相邻两个第一凹
槽101之间。

[0078] 参考图9所示，硬掩模层112中具有多个第二凹槽102，且相邻两个第二凹槽102的间距在第三间距d3和第四间距d4间交替。其中，d3

[0079] 多个第二凹槽102在待刻蚀层111上的投影均位于间距为第二间距d2的各相邻两个第一凹槽101之间。

[0080] 在本发明的一实施例中，在硬掩模层112中形成多个第二凹槽102的步骤具体包括：

[0081] 首先，在硬掩模层112的表面依次沉积形成图案化的第二芯模层122和覆盖第二芯模层122的第二间隔层132，第二间隔层132具有多个第六凹槽106，每一第六凹槽106在硬掩
模层112上的投影，位于间距为第二间距d2的相邻两个第一凹槽101之间。

[0082] 然后，在多个第六凹槽106中填充第二介质层(图未示)。

[0083] 接着，选择性刻蚀第二介质层两侧的第二间隔层132以形成多个第七凹槽(图未示)。

[0084] 之后，沿着第七凹槽刻蚀硬掩模层112以形成多个第二凹槽102。

[0085] 最后，去除第二芯模层122、第二介质层和位于第二介质层之下的第二间隔层132。

[0086] 示例性的，可以使用剥离(Strip)的方法来选择性地去除第二芯模层122、第二介质层和位于第二介质层之下的第二间隔层132。

[0087] 在本发明的一实施例中，第二间隔层132位于第二芯模层122侧壁的垂直部分(即后续步骤中用于形成第七凹槽的位置)，在待刻蚀层111上的投影，位于间距为第二间距d2
的相邻两个第一凹槽101之间。

[0088] 参考图9所示，在一些实施例中，沿着第七凹槽刻蚀硬掩模层112以形成多个第二凹槽102的步骤中，可以将硬掩模层112刻蚀穿通。

[0089] 参考图10所示，在另一些实施例中，沿着第七凹槽刻蚀硬掩模层112以形成多个第二凹槽102的步骤中，还可以将硬掩模层112和第一牺牲层151均刻蚀穿通，本发明并非以此
为限。

[0090] 在以上实施例中，第二芯模层122的材料包括但不限于氮化硅。第二间隔层132的材料可以包括各种氧化物。优选的，第二间隔层132的材料为氧化硅。

[0091] 可以理解，第二芯模层122和第二间隔层132应当为刻蚀选择比不同的两种材料。

[0092] 第二介质层的材料例如可以是碳(C)。在一些示例中，第二介质层的材料可以为旋涂的含碳材料(SoC)。

[0093] 优选的，第二芯模层122的材料可以与第一芯模层121的材料相同，和/或第二间隔层132的材料可以与第一间隔层131的材料相同，和/或第二介质层的材料可以与第一介质
层141的材料相同，但本发明并非以此为限。

[0094] 应当理解，通过调节第二间隔层132的厚度和第六凹槽106的宽度，可以调节后续形成的半导体结构的沟道(凹槽)的特征尺寸(例如宽度)以及间距，从而可以实现具有小特
征尺寸和小间距沟道的半导体结构。

[0095] 在硬掩模层112中形成多个第二凹槽102的步骤可以参考图2至图6所示的实施例，在此不再展开。

[0096] 步骤S140，使用硬掩模层112在待刻蚀层111中形成多个第三凹槽103。

[0097] 参考图10和图11所示，以硬掩模层112为掩模对待刻蚀层111进行刻蚀，通过硬掩模层112中的多个第二凹槽102在待刻蚀层111中的相应位置分别形成多个第三凹槽103。

[0098] 示例性的，可以使用干法刻蚀(Dry Etch)选择性地对第一牺牲层151以及第一牺牲层151下方的待刻蚀层111依次进行刻蚀。

[0099] 在一些示例中，上述刻蚀过程中会同时消耗部分硬掩模层112。

[0100] 在本发明的一实施例中，多个第一凹槽101和多个第三凹槽103的深度相等。

[0101] 在本发明的一实施例中，在待刻蚀层111中，两个相邻的第一凹槽101和两个相邻的第三凹槽103交替排列。

[0102] 参考图12所示，在本发明的一实施例中，使用硬掩模层112在待刻蚀层111中形成多个第三凹槽103后还包括在第二凹槽102和第三凹槽103中形成第二牺牲层152。

[0103] 位于第一凹槽101中的第一牺牲层151和位于第三凹槽103中的第二牺牲层152可以对在后续的步骤(例如步骤S150)中对多个第三凹槽103和多个第一凹槽101的间距区起
到很好的支撑作用。

[0104] 步骤S150，去除硬掩模层112和第一牺牲层151，得到具有多个第一凹槽101和多个第三凹槽103的待刻蚀层111。

[0105] 在本发明的一实施例中，在去除硬掩模层112和第一牺牲层151的过程中，去除第二牺牲层152。

[0106] 参考图12和图13所示，首先，可以采用化学机械抛光工艺，以待刻蚀层111为停止层，对待刻蚀层111上方的硬掩模层112、第一牺牲层151和第二牺牲层152进行平坦化。

[0107] 参考图13和图14所示，然后，可以采用湿法刻蚀(Wet Etch)的方法来选择性地去除位于第一凹槽101中的第一牺牲层151和位于第三凹槽103中的第二牺牲层152。

[0108] 至此，通过提供具有多个第一凹槽101的待刻蚀层111，然后在待刻蚀层111上形成具有多个第二凹槽102的硬掩模层112，并利用硬掩模层112在待刻蚀层111的多个第一凹槽
101之间分别形成多个第三凹槽103，从而有效地减小了待刻蚀层111中的多个凹槽(即，多
个第一凹槽101和多个第三凹槽103)之间的间距，实现了具有小特征尺寸和小间距沟道的
半导体结构。

[0109] 应当注意，在此使用了图1所示的流程图来说明根据本申请的实施例的自对准成像方法所执行的步骤/操作。应当理解的是，这些步骤/操作不一定按照顺序来精确地执行。
相反，可以按照倒序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些过程
中，或从这些过程移除某一步或数步步骤/操作。

[0110] 本发明的以上实施例提出了一种自对准成像方法，该自对准成像方法有效地减小了待刻蚀层中的多个凹槽之间的间距，从而可以实现具有小特征尺寸和小间距沟道的半导
体结构。

[0111] 本发明的另一方面提出一种自对准成像方法，该自对准成像方法有效地减小了待刻蚀层中的多个凹槽之间的间距，从而可以实现具有小特征尺寸和小间距沟道的半导体结
构。

[0112] 本发明的自对准成像方法包括以下步骤：在待刻蚀层上形成包括交替的第一介质层和第一芯模层的图案区域和位于图案区域周围的第二介质层；在图案区域上形成图案化
的第二芯模层，第二芯模层与第一芯模层部分重叠，且第二芯模层与第一介质层部分重叠；
以第二芯模层为掩模选择性刻蚀待刻蚀层，形成多个第二凹槽；以第二芯模层为掩模选择
性刻蚀第一芯模层；在第二凹槽中填充介质材料，且在第二介质层上覆盖介质材料，形成第
三介质层；选择性刻蚀第一芯模层，在第三介质层中形成多个第三凹槽；沿着多个第三凹槽
刻蚀待刻蚀层，形成多个第四凹槽；以及去除第三介质层和第一介质层，获得具有多个第二
凹槽和多个第四凹槽的待刻蚀层。

[0113] 图15是本发明一实施例的另一种自对准成像方法的流程图。图16至图28是本发明一实施例的另一种自对准成像方法的分步步骤的示意图。下面结合图15至图28对该另一种
自对准成像方法进行说明。

[0114] 可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。

[0115] 步骤S210，在待刻蚀层210上形成包括交替的第一介质层221和第一芯模层231的图案区域和位于图案区域周围的第二介质层222。

[0116] 示例性的，参考图19所示，待刻蚀层210形成有由第一介质层221和第一芯模层231交替的图案区域以及位于图案区域两侧的第二介质层222。

[0117] 待刻蚀层210的材料包括但不限于多晶硅。

[0118] 参考图16至图19所示，在本发明的一实施例中，在待刻蚀层210上形成包括交替的第一介质层221和第一芯模层231的图案区域和位于图案区域周围的第二介质层222的步骤
具体包括：

[0119] 首先，在待刻蚀层210上形成图案化的第一介质层221。

[0120] 然后，在第一介质层221中填充第一芯模层231。

[0121] 接着，在第一介质层221中具有第一芯模层231的图案区域覆盖保护层240。

[0122] 之后，去除未被保护层240覆盖的第一介质层221以暴露待刻蚀层210。

[0123] 最后，在待刻蚀层210被暴露的区域形成第二介质层222。

[0124] 其中，第一介质层221的材料包括但不限于氮化硅。第一芯模层231的材料可以包括各种氧化物。优选的，第一芯模层231的材料为氧化硅。

[0125] 第二介质层222的材料例如可以是碳(C)。在一些示例中，第二介质层222的材料可以是旋涂的含碳材料(Spin‑on Carbon,SoC)。

[0126] 示例性的，对于具有待刻蚀层210的半导体结构，可以通过在待刻蚀层210上沉积形成氮化硅层(图未示)，然后在氮化硅层上形成图案化的硬掩膜层(图未示)，以硬掩膜层
为掩膜对氮化硅层进行刻蚀，从而形成图案化的第一介质层221。之后，对图案化的第一介
质层221进行氧化硅的填充，以形成图16所示的半导体结构。

[0127] 应当理解，保护层240的材料包括但不限于光刻胶(PR,Photoresist)。

[0128] 在本发明的一实施例中，在第一介质层221中具有第一芯模层231的图案区域覆盖保护层240的步骤包括：在第一介质层221上形成保护层240；对图案区域的保护层240显影；
以及去除未被显影的保护层240。

[0129] 示例性的，可以在第一介质层221上涂覆光刻胶，然后根据光刻胶的性质(例如正光刻胶或负光刻胶)对相应部分进行曝光，最后用显影液将不需要保留的部分进行溶解去
除。

[0130] 示例性的，在第一介质层221中具有第一芯模层231的图案区域覆盖保护层240之后，可以使用干法刻蚀(Dry Etch)选择性地对未被保护层240覆盖的第一介质层221进行刻
蚀，直至暴露出待刻蚀层210。

[0131] 在本发明的一实施例中，去除未被保护层240覆盖的第一介质层221以暴露待刻蚀层210之后还包括：去除保护层240。

[0132] 示例性的，可以采用湿法剥离(WET stripping)工艺来去除残留的保护层240，但本发明并非以此为限。

[0133] 在一些示例中，在待刻蚀层210被暴露的区域形成第二介质层222的步骤可以包括：在待刻蚀层210被暴露的区域以及第一介质层221中具有第一芯模层231的图案区域上
沉积碳层(图未示)以填充待刻蚀层210上被暴露的区域。然后以第一芯模层231为停止层对
碳层进行平坦化，从而形成图19所示的半导体结构。

[0134] 在以上步骤中，平坦化可以采用化学机械抛光(Chemical  Mechanical Polishing,CMP)工艺。化学机械抛光是一种化学作用和机械作用相结合的技术，可以获得
平坦且无划痕和杂质玷污的表面。

[0135] 上述沉积的方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等各种方法。

[0136] 上述刻蚀工艺可以是各向同性的刻蚀方法，包括但不限于湿法刻蚀(WET Etch)和干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行
刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀。

[0137] 步骤S220，在图案区域上形成图案化的第二芯模层232，第二芯模层232与第一芯模层231部分重叠，且第二芯模层232与第一介质层221部分重叠。

[0138] 示例性的，参考图20所示，在第一介质层221中具有第一芯模层231的图案区域上方形成图案化的第二芯模层232。

[0139] 第二芯模层232的材料可以包括各种氧化物。优选的，第二芯模层232的材料为氧化硅。

[0140] 在本发明的一实施例中，第二芯模层232的高度高于第一芯模层231。

[0141] 应当理解，第二芯模层232和第一芯模层231可以为刻蚀选择比不同的两种材料。

[0142] 在本发明的一实施例中，第二芯模层232相对于第一芯模层231具有刻蚀选择性。

[0143] 优选的，第一芯模层231与第二芯模层232的刻蚀选择比可以大于1。

[0144] 在本发明的一些实施例中，可以采用双重图形技术(Double Pattern)在第一介质层221中具有第一芯模层231的图案区域上方构建图案化的第二芯模层232。

[0145] 步骤S230，以第二芯模层232为掩模选择性刻蚀待刻蚀层210，形成多个第二凹槽202。

[0146] 在本发明的一些实施例中，以第二芯模层232为掩模选择性刻蚀待刻蚀层210，形成多个第二凹槽202的步骤包括：以第二芯模层232为掩模选择性刻蚀图案区域中的第一介
质层221，形成多个第一凹槽201；以及沿着多个第一凹槽201刻蚀待刻蚀层210，形成多个第
二凹槽202。

[0147] 示例性的，参考图20和图21所示，以图案化的第二芯模层232作为掩模，以待刻蚀层210为停止层，采用干法刻蚀选择性地对未被第二芯模层232覆盖的第一介质层221进行
垂直刻蚀。

[0148] 在一些示例中，上述刻蚀的过程中，会同时消耗部分第一芯模层231、部分第二芯模层232以及部分第二介质层222。

[0149] 示例性的，参考图21和图22所示，可以沿着多个第一凹槽201，采用干法刻蚀选择性地对待刻蚀层210进行刻蚀，从而在待刻蚀层210中分别形成与多个第一凹槽201对应的
多个第二凹槽202。

[0150] 优选的，可以通过控制刻蚀的时间，使得在刻蚀待刻蚀层210以形成多个第二凹槽202的过程中，多个第二凹槽202的深度小于待刻蚀层210的厚度，以保证未将待刻蚀层210
刻蚀穿通。

[0151] 在一些示例中，上述刻蚀的过程中，会同时消耗部分第一芯模层231、部分第二芯模层232以及部分第二介质层222。

[0152] 步骤S240，以第二芯模层232为掩模选择性刻蚀第一芯模层231。

[0153] 示例性的，参考图22和图23所示，以图案化的第二芯模层232作为掩模，以待刻蚀层210为停止层，采用干法刻蚀选择性地对未被第二芯模层232覆盖的第一芯模层231进行
垂直刻蚀。

[0154] 可以理解，由于第一芯模层231与第二芯模层232的刻蚀选择比大于1。在上述刻蚀过程中，对第一芯模层231的刻蚀速率大于对第二芯模层232的刻蚀速率。

[0155] 在本发明的一实施例中，以第二芯模层232为掩模选择性刻蚀第一芯模层231的过程中，第二芯模层232被完全刻蚀，且第二介质层222被部分刻蚀。

[0156] 在一些示例中，以第二芯模层232为掩模选择性刻蚀第一芯模层231的过程中，待刻蚀层210中的多个第二凹槽202的深度会略微增加。

[0157] 步骤S250，在第二凹槽202中填充介质材料，且在第二介质层222上覆盖介质材料，形成第三介质层223。

[0158] 示例性的，参考图23和图24所示，可以沉积形成填充第一凹槽201和第二凹槽202以及覆盖第二介质层222表面的介质材料，形成包覆第一芯模层231、第一介质层221以及第
二介质层222的第三介质层223。

[0159] 第三介质层223的材料包括但不限于氮化硅。

[0160] 优选的，第三介质层223的材料可以与第一介质层221的材料相同，但本发明并非以此为限。

[0161] 在一些示例中，上述填充过程会在部分多个第二凹槽202中形成残留的空隙(Void)。然而可以理解的是，空隙的形成并不影响后续的工艺制程。

[0162] 参考图25所示，在本发明的一实施例中，步骤S250之后还可以包括对第三介质层223进行平坦化。

[0163] 示例性的，可以采用化学机械抛光工艺，以第一芯模层231为停止层，对第一芯模层231上方的第三介质层223进行平坦化。

[0164] 步骤S260，选择性刻蚀第一芯模层231，在第三介质层223中形成多个第三凹槽203。

[0165] 示例性的，参考图25和图26所示，以待刻蚀层210为停止层，采用干法刻蚀选择性地对第一芯模层231进行刻蚀，从而在第三介质层223中形成多个第三凹槽203。

[0166] 步骤S270，沿着多个第三凹槽203刻蚀待刻蚀层210，形成多个第四凹槽204。

[0167] 示例性的，参考图26和图27所示，沿着第三介质层223中形成多个第三凹槽203，采用干法刻蚀选择性地对待刻蚀层210进行刻蚀，在待刻蚀层210中分别形成多个与第三凹槽
203对应的多个第四凹槽204。

[0168] 优选的，多个第二凹槽202和多个第四凹槽204的深度可以相等，但本发明并非以此为限。

[0169] 在本发明的一实施例中，每一第二凹槽202和每一第四凹槽204交替排列。

[0170] 步骤S280，去除第三介质层223和第一介质层221，获得具有多个第二凹槽202和多个第四凹槽204的待刻蚀层210。

[0171] 示例性的，参考图27和图28所示，去除第三介质层223和第一介质层221，从而得到具有多个第二凹槽202和多个第四凹槽204的待刻蚀层210。

[0172] 在本发明的一实施例中，步骤S280中还包括同时去除第二介质层222。

[0173] 可以理解，去除的方法包括但不限于湿法刻蚀(WET Etch)。

[0174] 在一些示例中，可以采用湿法刻蚀选择性地对第一介质层221、第三介质层223以及第二介质层222依次进行刻蚀。

[0175] 至此，通过在待刻蚀层210上形成交替的第一介质层221和第一芯模层231的图案区域，然后在图案区域上错位形成图案化的第二芯模层232，并以第二芯模层232为掩模对
第一介质层221和待刻蚀层210依次进行刻蚀，形成多个第二凹槽202，最后以去除第一芯模
层231后形成的第三凹槽203刻蚀待刻蚀层210，形成多个第四凹槽204，从而有效地减小了
待刻蚀层210中的多个凹槽(即，多个第二凹槽202和多个第四凹槽204)之间的间距，实现了
具有小特征尺寸和小间距沟道的半导体结构。

[0176] 应当注意，在此使用了图15所示的流程图来说明根据本申请的实施例的自对准成像方法所执行的步骤/操作。应当理解的是，这些步骤/操作不一定按照顺序来精确地执行。
相反，可以按照倒序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些过程
中，或从这些过程移除某一步或数步步骤/操作。

[0177] 本发明的以上实施例提出了一种自对准成像方法，该自对准成像方法有效地减小了待刻蚀层中的多个凹槽之间的间距，从而可以实现具有小特征尺寸和小间距沟道的半导
体结构。

[0178] 本发明的另一方面提出一种三维存储器的制作方法，该制作方法包括使用如上所述的自对准成像方法形成导电互联结构。

[0179] 例如，该制作方法可以包括使用图1至图14所示的自对准成像方法或图15至图28所示的自对准成像方法形成导电互连结构。

[0180] 图29是本发明一实施例的一种三维存储器的制作方法的示意图。

[0181] 参考图14和图29所示，在本发明的一实施例中，得到具有多个第一凹槽101和多个第三凹槽103的待刻蚀层111之后还可以包括：形成填充多个第一凹槽101和多个第三凹槽
103的导电互连结构150。

[0182] 参考图28和图29所示，在本发明的一实施例中，得到具有多个第二凹槽202和多个第四凹槽204的待刻蚀层210之后还可以包括：形成填充多个第二凹槽202和多个第四凹槽
204的导电互连结构150。

[0183] 应当理解，导电互连结构150的材料包括但不限于铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等金属，或者其任意组合。

[0184] 导电互连结构150可以通过一种或多种薄膜沉积过程来形成，例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅
镀、蒸发或者其任意组合。

[0185] 优选的，还可以先在图14所示的多个第一凹槽101和多个第三凹槽103或者图28所示的多个第二凹槽202和多个第四凹槽204沉积形成互联种子层(图未示)，然后在互联种子
层上沉积形成导电互连结构150。

[0186] 应当理解，导电互连结构150的材料可以与互联种子层的材料相同。

[0187] 示例性的，当导电互连结构150为铜(Cu)时，互联种子层为铜种子层。

[0188] 在本发明的一实施例中，形成填充多个第一凹槽101和多个第三凹槽103或者多个第二凹槽202和多个第四凹槽204的导电互连结构150的步骤之后还包括进行平坦化。

[0189] 平坦化例如可以采用化学机械抛光工艺(CMP)。

[0190] 在一些实施例中，还包括在待刻蚀层210和导电互连结构150上形成其他的层或者结构，但本发明并非以此为限。

[0191] 本实施例的三维存储器的制作方法的其他实施细节可参考图1至图14或图15至图28所描述的实施例，在此不再展开。

[0192] 本领域技术人员可以根据实际需要对该制作方法的具体操作步骤的优先顺序做出适当的调整，本发明并非以此为限。

[0193] 应当理解，在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。

[0194] 本发明的以上实施例提出了一种三维存储器的制作方法，该制作方法包括使用如上所述的自对准成像方法形成导电互联结构。

[0195] 需要注意的是，本发明不对各元件的数量和尺寸做出限定，如在本发明的另外一实施例中，本发明的并联机构包括两组以上的第一连接件、第二连接件和伸缩杆，任何为了
实现自由度转动效果并满足实际生产需要而对各元件的数量和尺寸做出的选择和调整都
属于本发明的精神和范围。

[0196] 可以理解，尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施
例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价的任意组合。

[0197] 上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会
对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类
修改、改进、修正仍属于本申请示范实施例的精神和范围。

[0198] 同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因
此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施
例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的
某些特征、结构或特点可以进行适当的组合。

[0199] 此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各
种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的
目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请
实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设
备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安
装所描述的系统。

[0200] 同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或
对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提
及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

[0201] 一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说
明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例
中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点
可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的
方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实
施例中，此类数值的设定在可行范围内尽可能精确。

[0202] 虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作
出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变
型都将落在本申请的权利要求书的范围内。