一种待失效分析样品的制备方法及待失效分析样品

摘要

本发明实施例公开了一种待失效分析样品的制备方法，所述方法包括：提供封装结构，所述封装结构包括芯片堆叠结构以及覆盖所述芯片堆叠结构的密封剂；所述芯片堆叠结构包括基板，堆叠设置在所述基板上方的多个芯片，及用于使所述多个芯片之间，和/或所述多个芯片与所述基板之间实现电连接的多条导电线；所述多个芯片在所述基板上方依次堆叠形成第一台阶结构，所述多条导电线位于所述第一台阶结构的上方；对所述第一台阶结构上方的密封剂执行多次研磨步骤，以切断所述多条导电线，得到所述待失效分析样品。

权利要求

1.一种待失效分析样品的制备方法，其特征在于，所述方法包括：

提供封装结构，所述封装结构包括芯片堆叠结构以及覆盖所述芯片堆叠结构的密封剂；所述芯片堆叠结构包括基板，堆叠设置在所述基板上方的多个芯片，及用于使所述多个芯片之间，和/或所述多个芯片与所述基板之间实现电连接的多条导电线；所述多个芯片在所述基板上方依次堆叠形成第一台阶结构，所述多条导电线位于所述第一台阶结构的上方；

对所述第一台阶结构上方的密封剂执行多次研磨步骤，以切断所述多条导电线，得到所述待失效分析样品；

所述多次研磨步骤在所述密封剂上形成第二台阶结构，所述第二台阶结构位于所述第一台阶结构的上方。

2.根据权利要求1所述的待失效分析样品的制备方法，其特征在于，所述多个芯片包括在所述基板上依次堆叠的第1芯片、……、及第n芯片；其中，n为大于或等于2的正整数；

所述对所述第一台阶结构上方的密封剂执行多次研磨步骤，包括：

对所述第一台阶结构上方的密封剂执行第1次研磨，所述第1次研磨用于切断所述第n芯片与其下方芯片之间，和/或所述第n芯片与所述基板之间连接的导电线；其中，所述第1次研磨在所述密封剂上形成裸露的第1表面，所述第1表面位于所述第n芯片的上方。

3.根据权利要求2所述的待失效分析样品的制备方法，其特征在于，采用砂纸执行所述第1次研磨。

4.根据权利要求2所述的待失效分析样品的制备方法，其特征在于，从所述密封剂的整个上表面往下执行所述第1次研磨，得到所述裸露的第1表面。

5.根据权利要求2所述的待失效分析样品的制备方法，其特征在于，所述对所述第一台阶结构上方的密封剂执行多次研磨步骤，还包括：对所述第一台阶结构上方的密封剂执行第m次研磨，所述第m次研磨用于切断所述第n‑m+1芯片与其下方芯片之间，和/或所述第n‑m+1芯片与所述基板之间连接的导电线；其中，m为大于1且小于或等于n的正整数；

所述第m次研磨在所述第一台阶结构上方的密封剂上形成裸露的第m‑1侧壁及第m表面，所述第m‑1侧壁与所述n‑m+2芯片的任一侧面之间的最短距离大于零，所述第m表面位于所述第n‑m+1芯片的上方。

6.根据权利要求5所述的待失效分析样品的制备方法，其特征在于，采用自动研磨装置执行所述第m次研磨。

7.根据权利要求1所述的待失效分析样品的制备方法，其特征在于，所述多次研磨步骤的次数与所述多个芯片的个数相同。

8.根据权利要求1所述的待失效分析样品的制备方法，其特征在于，所述多个芯片的尺寸相同。

9.一种待失效分析样品，其特征在于，采用权利要求1‑8任一项所述的待失效分析样品的制备方法制备得到所述待失效分析样品。

说明书

一种待失效分析样品的制备方法及待失效分析样品

技术领域

[0001] 本发明涉及半导体器件的测试分析领域，具体是涉及一种待失效分析样品的制备方法及待失效分析样品。

背景技术

[0002] 目前，半导体器件正朝着微型化和便携化的方向快速发展。高堆叠封装技术因其可以极大的减小器件的封装尺寸而得到越来越多的关注。

[0003] 然而，高堆叠封装由于芯片密度高，在失效分析时难以定位到失效的具体位置，为芯片的失效分析带来了新的挑战。

发明内容

[0004] 有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种待失效分析样品的制备方法及待失效分析样品。

[0005] 为了达到上述目的，本发明的技术方案是这样实现的：

[0006] 本发明实施例提供了一种待失效分析样品的制备方法，所述方法包括：

[0007] 提供封装结构，所述封装结构包括芯片堆叠结构以及覆盖所述芯片堆叠结构的密封剂；所述芯片堆叠结构包括基板，堆叠设置在所述基板上方的多个芯片，及用于使所述多个芯片之间，和/或所述多个芯片与所述基板之间实现电连接的多条导电线；所述多个芯片在所述基板上方依次堆叠形成第一台阶结构，所述多条导电线位于所述第一台阶结构的上方；

[0008] 对所述第一台阶结构上方的密封剂执行多次研磨步骤，以切断所述多条导电线，得到所述待失效分析样品。

[0009] 上述方案中，所述多次研磨步骤在所述密封剂上形成第二台阶结构，所述第二台阶结构位于所述第一台阶结构的上方。

[0010] 上述方案中，所述多个芯片包括在所述基板上依次堆叠的第1芯片、……、及第n芯片；其中，n为大于或等于2的正整数；

[0011] 所述对所述第一台阶结构上方的密封剂执行多次研磨步骤，包括：

[0012] 对所述第一台阶结构上方的密封剂执行第1次研磨，所述第1次研磨用于切断所述第n芯片与其下方芯片之间，和/或所述第n芯片与所述基板之间连接的导电线；其中，所述第1次研磨在所述密封剂上形成裸露的第1表面，所述第1表面位于所述第n芯片的上方。

[0013] 上述方案中，采用砂纸执行所述第1次研磨。

[0014] 上述方案中，从所述密封剂的整个上表面往下执行所述第1次研磨，得到所述裸露的第1表面。

[0015] 上述方案中，所述对所述第一台阶结构上方的密封剂执行多次研磨步骤，还包括：

[0016] 对所述第一台阶结构上方的密封剂执行第m次研磨，所述第m次研磨用于切断所述第n‑m+1芯片与其下方芯片之间，和/或所述第n‑m+1芯片与所述基板之间连接的导电线；其中，m为大于1且小于或等于n的正整数；

[0017] 所述第m次研磨在所述第一台阶结构上方的密封剂上形成裸露的第m‑1侧壁及第m表面，所述第m‑1侧壁与所述n‑m+2芯片的任一侧面之间的最短距离大于零，所述第m表面位于所述第n‑m+1芯片的上方。

[0018] 上述方案中，采用自动研磨装置执行所述第m次研磨。

[0019] 上述方案中，所述多次研磨步骤的次数与所述多个芯片的个数相同。

[0020] 上述方案中，所述多个芯片的尺寸相同。

[0021] 本发明实施例提供了一种待失效分析样品，其特征在于，采用上述实施例中任一项所述的待失效分析样品的制备方法制备得到所述待失效分析样品。

[0022] 本发明实施例所提供的待失效分析样品的制备方法及待失效分析样品，其中，所述待失效分析样品的制备方法包括：提供封装结构，所述封装结构包括芯片堆叠结构以及覆盖所述芯片堆叠结构的密封剂；所述芯片堆叠结构包括基板，堆叠设置在所述基板上方的多个芯片，及用于使所述多个芯片之间，和/或所述多个芯片与所述基板之间实现电连接的多条导电线；所述多个芯片在所述基板上方依次堆叠形成第一台阶结构，所述多条导电线位于所述第一台阶结构的上方；对所述第一台阶结构上方的密封剂执行多次研磨步骤，以切断所述多条导电线，得到所述待失效分析样品。通过对第一台阶结构上方的密封剂执行多次研磨步骤，将芯片堆叠结构中的芯片与芯片之间，和/或芯片与基板之间连接的导电线切断，无损的将所述芯片堆叠结构中各个芯片及基板实现电分离，可以在保留所有芯片完整性的条件下对其中任意一个芯片进行电性能分析，能够解决失效分析时难以定位到具体失效芯片的问题。

附图说明

[0023] 图1为本发明实施例提供的待失效分析样品的制备方法的流程框图；

[0024] 图2a为本发明实施例提供的封装结构的示意图；

[0025] 图2b为本发明实施例提供的经过第1次研磨后的封装结构的示意图；

[0026] 图2c为本发明实施例提供的经过第2次研磨后的封装结构的示意图；

[0027] 图2d为本发明实施例提供的经过第3次研磨后的封装结构的示意图；

[0028] 图2e为本发明实施例提供的经过第4次研磨后的封装结构的示意图。

具体实施方式

[0029] 下面结合附图及具体实施例对本发明作进一步详细的说明。

[0030] 下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

[0031] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

[0032] 在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0033] 应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

[0034] 空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

[0035] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0036] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0037] 随着人们对产品质量和可靠性要求的不断提高，失效分析工作也显得越来越重要，通过芯片失效分析，可以帮助集成电路设计人员找到设计上的缺陷、工艺参数的不匹配或设计与操作中的不当等问题。具体来说，失效分析是确定芯片失效机理的必要手段，为有效的故障诊断提供了必要的信息；同时，也为设计工程师不断改进或者修复芯片的设计，使之与设计规范更加吻合提供必要的反馈信息。

[0038] 目前，电子产品向微型化和便携化的方向快速发展，为了能在尺寸较小的器件内集成更多的芯片，各半导体封装厂家都在寻求集成度、可靠度更高的封装方法。

[0039] 高堆叠封装技术，是将多个芯片通过堆叠的方式设置在封装基板上，可以极大的减小器件的封装尺寸，成为半导体封装领域的新兴技术。

[0040] 然而，上述高堆叠封装技术给失效分析带来了新的挑战，原因是高堆叠封装技术中芯片的密度很高，使失效位置的定位变得更加困难。

[0041] 基于此，提出了本实施例的以下技术方案。

[0042] 本发明实施例提供了一种待失效分析样品的制备方法，如图1所示，所述方法包括如下步骤：

[0043] 步骤101、提供封装结构，所述封装结构包括芯片堆叠结构以及覆盖所述芯片堆叠结构的密封剂；所述芯片堆叠结构包括基板，堆叠设置在所述基板上方的多个芯片，及用于使所述多个芯片之间，和/或所述多个芯片与所述基板之间实现电连接的多条导电线；所述多个芯片在所述基板上方依次堆叠形成第一台阶结构，所述多条导电线位于所述第一台阶结构的上方；

[0044] 步骤102、对所述第一台阶结构上方的密封剂执行多次研磨步骤，以切断所述多条导电线，得到所述待失效分析样品。

[0045] 所述封装结构包括但不限于控制器、存储器等。

[0046] 所述密封剂用于保护和密封所述芯片堆叠结构，其材料包括但不限于酚醛类、聚酯类、环氧类和有机硅类等热固性塑料。

[0047] 所述导电线可以是金线，也可以为其他金属线。

[0048] 在一实施例中，所述芯片堆叠结构还包括导电连接件，所述导电连接件位于所述基板的下方。在一具体的实施例中，所述导电连接件为焊球。

[0049] 所述多个芯片的数量大于或等于2，在一些具体的实施例中，所述多个芯片的数量为2，4，或8。

[0050] 在一实施例中，所述多个芯片的尺寸相同。但不限于此，所述多个芯片的尺寸也可以不同。

[0051] 在一实施例中，所述多个芯片包括第1芯片、……、及第n芯片；所述第1芯片、……、及第n芯片在所述基板上依次堆叠；其中，n为大于或等于2的正整数；在所述多个芯片中，所述第1芯片距离所述基板最近，所述第n芯片距离所述基板最远；

[0052] 所述对所述第一台阶结构上方的密封剂执行多次研磨步骤，包括：对所述第一台阶结构上方的密封剂执行第1次研磨，所述第1次研磨用于切断所述第n芯片与其下方芯片之间，和/或所述第n芯片与所述基板之间连接的导电线；其中，所述第1次研磨在所述密封剂上形成裸露的第1表面，所述第1表面位于所述第n芯片的上方。使所述第1表面位于所述第n芯片的上方，目的是保证所述第1次研磨不会损伤到所述第n芯片。

[0053] 在一实施例中，采用砂纸执行所述第1次研磨，所述砂纸包括但不限于钻石砂纸。在所述第1次研磨的过程中，由于不确定所述第n芯片的位置，采用砂纸手动研磨所述密封剂，可以更好的控制研磨精度，避免过研磨损坏所述第n芯片。

[0054] 可以理解的是，也可以采用自动研磨装置执行所述第1次研磨。

[0055] 在一实施例中，所述第1次研磨是从所述密封剂的整个上表面往下执行至切断所述第n芯片与其下方芯片之间，和/或所述第n芯片与所述基板之间连接的导电线。

[0056] 可以理解的是，也可以采用局部研磨的方式执行所述第1次研磨，即在所述密封剂的上表面选取目标区域，所述目标区域能够覆盖所述第n芯片与其下方芯片之间，和/或所述第n芯片与所述基板之间的导电线，从所述目标区域往下研磨至切断所述第n芯片与其下方芯片之间，和/或所述第n芯片与所述基板之间连接的导电线。

[0057] 在一实施例中，所述多次研磨步骤的次数与所述多个芯片的个数相同。也就是说，当所述多个芯片的个数为n时，所述多个研磨步骤的次数也为n。

[0058] 在执行完所述第1次研磨后，再采用局部研磨的方式对所述第一台阶结构上方的密封剂执行n‑1次研磨，具体包括：

[0059] 对所述第一台阶结构上方的密封剂执行第m次研磨，所述第m次研磨用于切断所述第n‑m+1芯片与其下方芯片之间，和/或所述第n‑m+1芯片与所述基板之间连接的导电线；其中，m为大于1且小于或等于n的正整数；

[0060] 所述第m次研磨在所述第一台阶结构上方的密封剂上形成裸露的第m‑1侧壁及第m表面，所述第m‑1侧壁与所述n‑m+2芯片的任一侧面之间的最短距离大于零，所述第m表面位于所述第n‑m+1芯片的上方。

[0061] 由于所述n‑1次研磨都是局部研磨，从而在所述n‑1次研磨中的每一次研磨之后，都会形成一个新的裸露的侧壁和表面，例如，在第m次研磨后，会在所述密封剂上形成第m‑1侧壁和第m表面。

[0062] 在一实施例中，采用自动研磨装置执行所述第m次研磨。

[0063] 在一实施例中，所述多次研磨步骤在所述密封剂上形成第二台阶结构，所述第二台阶结构位于所述第一台阶结构的上方。

[0064] 下面，以4个芯片堆叠为例，结合图2a‑图2e详细描述本发明实施例提供的待失效分析样品的制备方法。

[0065] 首先，执行步骤101，提供封装结构，图2a为本发明实施例提供的封装结构的示意图，如图所示，所述封装结构包括芯片堆叠结构1和覆盖所述芯片堆叠结构1的密封剂2，所述芯片堆叠结构1包括基板11，堆叠设置在所述基板11上方的芯片121、122、123、124以及用于使所述芯片121、122、123、124之间，和/或所述芯片121、122、123、124与所述基板11之间实现电连接的导电线131、132、133、134。

[0066] 所述芯片121、122、123、124在所述基板11上依次堆叠形成第一台阶结构，所述导电线131、132、133、134位于所述第一台阶结构的上方。

[0067] 在一实施例中，所述封装结构还包括焊球3。

[0068] 在实际应用中，所述芯片堆叠结构包括多条导电线131，多条导电线132，多条导电线133，及多条导电线134。

[0069] 可以理解的，图2a中的示出的导电线131‑134仅为芯片堆叠结构中可能的一种打线方式。但不限于此，还可以采用其他打线方式来电连接所述多个芯片与所述基板。

[0070] 接下来，执行步骤102，对所述第一台阶结构上方的密封剂执行多次研磨步骤，以切断所述导电线131、132、133、134，得到所述待失效分析样品。

[0071] 在一实施例中，采用4次研磨步骤分别切断所述导电线131、132、133、134。

[0072] 图2b为本发明实施例提供的经过第1次研磨后的封装结构的示意图，如图所示，经过第1次研磨后，所述导电线134被切断，使所述芯片124与其下方的芯片121‑123及基板11之间的实现电隔离。

[0073] 所述第1次研磨是从密封剂2的整个上表面往下执行至切断所述导电线134；所述第1次研磨在所述密封剂上形成裸露的第1表面211，为了保持芯片124的完整性，所述第1表面211应当位于所述芯片124的上方。

[0074] 所述第1次研磨可以采用自动研磨装置执行，更优选的是采用钻石砂纸进行手动研磨。

[0075] 在执行完第1次研磨后，在所述第1表面211上选取下一次研磨的目标区域，所述目标区域的选取与所述导电线133的位置有关，所述目标区域在垂直方向上的投影应当能够覆盖所述导电线133。

[0076] 接着，对选取的所述目标区域执行第2次研磨，所述第2次研磨用于切断导电线133，使所述芯片123与其下方芯片121、122及基板11之间实现电隔离，如图2c所示。

[0077] 所述第2次研磨是从所述第1表面211选取目标区域往下执行至切断所述导电线133；所述第2次研磨在所述密封剂上形成裸露的第2表面212和第1侧壁221，为了保持芯片
124和芯片123的完整性，所述第1侧壁221与所述芯片124的任一侧面之间的最短距离大于零，所述第2表面212位于所述芯片123的上方。

[0078] 接下来，采用与第2次研磨相同的方式来执行第3次研磨和第4次研磨，所述第3次研磨和第4次研磨分别切断导电线132和导电线131，使芯片122与其下方芯片121及基板11之间实现电隔离，使芯片121与基板11之间实现电隔离，如图2d及图2e所示。

[0079] 所述第3次研磨是从所述第2表面212上选取目标区域往下执行至切断所述导电线132；所述第3次研磨在所述密封剂上形成裸露的第3表面213和第2侧壁222，为了保持芯片
123和芯片122的完整性，所述第2侧壁222与所述芯片123的任一侧面之间的最短距离大于零，所述第3表面213位于所述芯片122的上方。

[0080] 所述第4次研磨是从所述第3表面213上选取目标区域往下执行至切断所述导电线131；所述第4次研磨在所述密封剂上形成裸露的第4表面214和第3侧壁223，为了保持芯片
122和芯片121的完整性，所述第3侧壁223与所述芯片122的任一侧面之间的最短距离大于零，所述第4表面214位于所述芯片121的上方。

[0081] 经过4次研磨步骤后，所述芯片堆叠结构1中的各个芯片121‑124及基板11之间无损的实现电分离，在进行失效分析时，可以对各个芯片121‑124中任意一个进行电性能分析，可以准确的定位到失效芯片。

[0082] 本发明实施例还提供了一种待失效分析样品，采用上述实施例中任一项所述的待失效分析样品的制备方法得到的所述待失效分析样品。

[0083] 应当理解，本申请说明书通篇中提到的“一实施例”、“一些实施例”、“其他实施例”、“可选的实施例”或“一具体实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“一实施例”、“一些实施例”、“其他实施例”、“可选的实施例”或“一具体实施例”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

[0084] 以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。