半导体结构及其制备方法

摘要

本发明涉及一种半导体结构及其制备方法，包括：提供衬底；于所述衬底内形成栅极沟槽，所述栅极沟槽包括第一沟槽及第二沟槽；所述第二沟槽位于所述第一沟槽上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；于所述栅极沟槽内形成栅极字线。本发明的半导体结构的制备方法通过制备上部比下部宽的栅极沟槽，可以得到上部比较宽的栅极字线，由于栅极字线的上部比较宽，便于第一互连结构与栅极字线的对准接触，可以确保第一互连结构与栅极字线具有足够大的接触面积，从而减小第一互连结构与栅极字线的接触电阻，提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。

权利要求

1.一种半导体结构的制备方法，其特征在于，包括：提供衬底；

于所述衬底内形成栅极沟槽，所述栅极沟槽包括第一沟槽及第二沟槽；所述第二沟槽位于所述第一沟槽上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；

于所述栅极沟槽内形成栅极字线；

所述于所述衬底内形成栅极沟槽包括：

于所述衬底内形成所述第一沟槽；

形成牺牲层，所述牺牲层包括第一部分及第二部分；所述第一部分填满所述第一沟槽，所述第二部分覆盖所述衬底的上表面及所述第一部分的上表面；

于所述第二部分内形成隔离槽，以将所述第二部分图形化为牺牲图形，所述牺牲图形与所述第一部分对应设置，且所述牺牲图形的宽度大于所述第一部分的宽度；

于所述隔离槽内形成填充层，所述填充层填满所述隔离槽；

去除所述牺牲图形形成所述第二沟槽；

去除所述第一部分。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述填充层包括通过外延方式生长的硅层或锗层或锗化硅层。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，还包括：对所述填充层进行热处理以在所述填充层的表面形成第二氧化层。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，还包括：在所述第一沟槽的侧壁形成第一氧化层，所述第一氧化层和所述第二氧化层在所述栅极沟槽的表面无缝连接。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述于所述栅极沟槽内形成栅极字线包括：于所述栅极沟槽内形成字线导电层，所述字线导电层填满所述第一沟槽，且延伸至所述第二沟槽内。

6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述衬底包括阵列区域及位于所述阵列区域外围的边缘区域；所述栅极字线位于所述阵列区域和所述边缘区域内；形成所述栅极字线之后还包括：于所述衬底上形成顶层介质层，所述顶层介质层覆盖所述阵列区域及所述边缘区域；

于所述边缘区域上的所述顶层介质层内形成第一互连结构，所述第一互连结构贯穿所述顶层介质层与字线导电层电连接。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，包括：所述衬底包括有源区和隔离结构；

所述边缘区域内的所述栅极字线位于所述隔离结构中。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述于所述衬底上形成顶层介质层之前还包括：于所述边缘区域形成功能器件及与所述功能器件电连接的引出焊盘；

所述字线导电层的上表面低于所述第二沟槽的上表面，形成所述字线导电层之后还包括：于所述字线导电层的上表面形成辅助导电层；所述辅助导电层的上表面与所述引出焊盘的上表面相平齐；所述第一互连结构与所述辅助导电层相连接。

9.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1所述的半导体结构的制备方法制备而得；所述半导体结构包括：衬底；

栅极沟槽，位于所述衬底内，包括第一沟槽及第二沟槽，所述第二沟槽位于所述第一沟槽的上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；

栅极字线，位于所述栅极沟槽内。

10.根据权利要求9所述的半导体结构，其特征在于，所述衬底还包括填充层，所述第二沟槽位于所述填充层内。

11.根据权利要求10所述的半导体结构，其特征在于，所述填充层的材料包括硅、锗或锗化硅中的任一种。

12.根据权利要求11所述的半导体结构，其特征在于，所述栅极字线包括：第一氧化层，位于所述第一沟槽的侧壁及底部；

第二氧化层，位于所述第二沟槽的侧壁；

字线导电层，填满所述第一沟槽，且延伸至所述第二沟槽内。

13.根据权利要求12所述的半导体结构，其特征在于，包括：所述第一氧化层和所述第二氧化层的形成方法不同，所述第一氧化层和所述第二氧化层在所述栅极沟槽的侧壁上无缝连接。

14.根据权利要求11所述的半导体结构，其特征在于，所述衬底包括阵列区域及位于所述阵列区域外围的边缘区域；所述栅极字线位于所述阵列区域和所述边缘区域内；所述半导体结构还包括：顶层介质层，所述顶层介质层覆盖所述阵列区域及所述边缘区域；

第一互连结构，位于所述阵列区域上的所述顶层介质层内，且贯穿所述顶层介质层与字线导电层电连接。

15.根据权利要求14所述的半导体结构，其特征在于，所述衬底包括有源区和隔离结构；

所述边缘区域内的所述栅极字线位于所述隔离结构中。

16.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括功能器件及引出焊盘，所述功能器件位于所述边缘区域，所述引出焊盘与所述功能器件电连接；所述字线导电层的上表面低于所述第二沟槽的上表面，所述栅极字线还包括辅助导电层，所述辅助导电层的上表面与所述引出焊盘的上表面相平齐，且与所述第一互连结构相连接。

说明书

半导体结构及其制备方法

技术领域

[0001] 本发明涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

[0002] 动态存储器的发展追求高速度，高集成密度，低功耗等。随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，栅极字线的尺寸微缩，栅极字线与导互连结构接触电阻高低直接决定了DRAM在电性方面的优良与否；连接处的阻值高低，直接决定了电流高低和信号延迟时间；尤其对于栅极字线，电流信号的大小以及稳定性，直接决定了器件存储的速度和存储效率。

[0003] 然而，在现有工艺中，栅极字线顶部的宽度比较小，在形成于栅极字线电连接的互连结构的互连通孔时，光刻对准的偏移或图形转移过程中的偏移都会导致形成的互连结构相较于栅极字线出现偏移，使得二者的接触面积较小，从而导致互连结构与栅极字线的接触电阻较高。

发明内容

[0004] 基于此，有必要针对上述问题，提供一种半导体结构及其制备方法，以解决现有技术中由于栅极字线顶部的宽度较小而导致的互连结构相较于栅极字线出现偏移，使得二者的接触面积较小，从而导致互连结构与栅极字线的接触电阻较高的问题。

[0005] 一种半导体结构的制备方法，包括：

[0006] 提供衬底；

[0007] 于所述衬底内形成栅极沟槽，所述栅极沟槽包括第一沟槽及第二沟槽；所述第二沟槽位于所述第一沟槽上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；

[0008] 于所述栅极沟槽内形成栅极字线。

[0009] 在一个可选的实施例中，

[0010] 所述于所述衬底内形成栅极沟槽包括：

[0011] 于所述衬底内形成所述第一沟槽；

[0012] 形成牺牲层，所述牺牲层包括第一部分及第二部分；所述第一部分填满所述第一沟槽，所述第二部分覆盖所述衬底的上表面及所述第一部分的上表面；

[0013] 于所述第二部分内形成隔离槽，以将所述第二部分图形化为牺牲图形，所述牺牲图形与所述第一部分对应设置，且所述牺牲图形的宽度大于所述第一部分的宽度；

[0014] 于所述隔离槽内形成填充层，所述填充层填满所述隔离槽；

[0015] 去除所述牺牲图形形成所述第二沟槽；

[0016] 去除所述第一部分。

[0017] 在一个可选的实施例中，所述填充层包括通过外延方式生长的硅层或锗层或锗化硅层。

[0018] 在一个可选的实施例中，还包括：对所述填充层进行热处理以在所述填充层的表面形成第二氧化层。

[0019] 在一个可选的实施例中，还包括：在所述第一沟槽的侧壁形成第一氧化层，所述第一氧化层和所述第二氧化层在所述栅极沟槽的表面无缝连接。

[0020] 在一个可选的实施例中，所述于所述栅极沟槽内形成栅极字线包括：

[0021] 于所述栅极沟槽内形成字线导电层，所述字线导电层填满所述第一沟槽，且延伸至所述第二沟槽内。

[0022] 在一个可选的实施例中，

[0023] 所述衬底包括阵列区域及位于所述阵列区域外围的边缘区域；所述栅极字线位于所述阵列区域和所述边缘区域内；形成所述栅极字线之后还包括：

[0024] 于所述衬底上形成顶层介质层，所述顶层介质层覆盖所述阵列区域及所述边缘区域；

[0025] 于所述边缘区域上的所述顶层介质层内形成第一互连结构，所述第一互连结构贯穿所述顶层介质层与所述字线导电层电连接。

[0026] 在一个可选的实施例中，包括：

[0027] 所述衬底包括有源区和隔离结构；

[0028] 所述边缘区域内的所述栅极字线位于所述隔离结构中。

[0029] 在一个可选的实施例中，所述于所述衬底上形成顶层介质层之前还包括：于所述边缘区域形成功能器件及与所述功能器件电连接的引出焊盘；

[0030] 所述字线导电层的上表面低于所述第二沟槽的上表面，形成所述字线导电层之后还包括：于所述字线导电层的上表面形成辅助导电层；所述辅助导电层的上表面与所述引出焊盘的上表面相平齐；所述第一互连结构与所述辅助导电层相连接。

[0031] 一种半导体结构，包括：

[0032] 衬底；

[0033] 栅极沟槽，位于所述衬底内，包括第一沟槽及第二沟槽，所述第二沟槽位于所述第一沟槽的上方，且与所述第一沟槽相连通，所述第二沟槽的宽度大于所述第一沟槽的宽度；

[0034] 栅极字线，位于所述栅极沟槽内。

[0035] 在一个可选的实施例中，所述衬底还包括填充层，所述第二沟槽位于所述填充层内。

[0036] 在一个可选的实施例中，所述填充层的材料包括硅、锗或锗化硅中的任一种。

[0037] 在一个可选的实施例中，所述栅极字线包括：

[0038] 第一氧化层，位于所述第一沟槽的侧壁及底部；

[0039] 第二氧化层，位于所述第二沟槽的侧壁；

[0040] 字线导电层，填满所述第一沟槽，且延伸至所述第二沟槽内。

[0041] 在一个可选的实施例中，包括：

[0042] 所述第一氧化层和所述第二氧化层的形成方法不同，所述第一氧化层和所述第二氧化层在所述栅极沟槽的侧壁上无缝连接。

[0043] 在一个可选的实施例中，所述衬底包括阵列区域及位于所述阵列区域外围的边缘区域；所述栅极字线位于所述阵列区域和所述边缘区域内；所述半导体结构还包括：

[0044] 顶层介质层，所述顶层介质层覆盖所述阵列区域及所述边缘区域；

[0045] 第一互连结构，位于所述阵列区域上的所述顶层介质层内，且贯穿所述顶层介质层与所述字线导电层电连接。

[0046] 在一个可选的实施例中，所述衬底包括有源区和隔离结构；

[0047] 所述边缘区域内的所述栅极字线位于所述隔离结构中。

[0048] 在一个可选的实施例中，所述半导体结构还包括功能器件及引出焊盘，所述功能器件位于所述边缘区域，所述引出焊盘与所述功能器件电连接；所述字线导电层的上表面低于所述第二沟槽的上表面，所述栅极字线还包括辅助导电层，所述辅助导电层的上表面与所述引出焊盘的上表面相平齐，且与所述第一互连结构相连接。

[0049] 本发明的半导体结构的制备方法通过制备上部比下部宽的栅极沟槽，可以得到上部比较宽的栅极字线，由于栅极字线的上部比较宽，便于第一互连结构与栅极字线的对准接触，可以确保第一互连结构与栅极字线具有足够大的接触面积，从而减小第一互连结构与栅极字线的接触电阻，提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。

附图说明

[0050] 图1为本发明提供的半导体结构的流程图；

[0051] 图2为本发明提供的半导体结构的制备方法中步骤S10所得结构的阵列区域的截面结构示意图；

[0052] 图3为本发明提供的半导体结构的制备方法中形成第一沟槽后所得结构的阵列区域的截面结构示意图；

[0053] 图4为本发明提供的半导体结构的制备方法中形成第一氧化层后所得结构的阵列区域的截面结构示意图；

[0054] 图5为本发明提供的半导体结构的制备方法中形成牺牲层后所得结构的阵列区域的截面结构示意图；

[0055] 图6至图7为本发明提供的半导体结构的制备方法中形成牺牲图形的阵列区域的截面结构示意图；

[0056] 图8为本发明提供的半导体结构的制备方法中形成侧墙材料层后所得结构的阵列区域的截面结构示意图；

[0057] 图9为本发明提供的半导体结构的制备方法中形成侧墙图形后所得结构的阵列区域的截面结构示意图；

[0058] 图10为本发明提供的半导体结构的制备方法中形成隔离槽后所得结构的阵列区域的截面结构示意图；

[0059] 图11为本发明提供的半导体结构的制备方法中形成填充材料层后所得结构的阵列区域的截面结构示意图；

[0060] 图12为本发明提供的半导体结构的制备方法中形成填充层后所得结构的阵列区域的截面结构示意图；

[0061] 图13为本发明提供的半导体结构的制备方法中形成填充层后所得结构的截面结构示意图，其中，(a)图为阵列区域的截面结构示意图，(b)图为边缘区域的截面结构示意图；

[0062] 图14为本发明提供的半导体结构的制备方法中形成第二氧化层后所得结构的截面结构示意图，其中，(a)图为阵列区域的截面结构示意图，(b)图为边缘区域的截面结构示意图；

[0063] 图15为本发明提供的半导体结构的制备方法中形成导电材料层后所得结构的截面结构示意图，其中，(a)图为阵列区域的截面结构示意图，(b)图为边缘区域的截面结构示意图；

[0064] 图16为本发明提供的半导体结构的制备方法中形成字线导电层后所得结构的截面结构示意图，其中，(a)图为阵列区域的截面结构示意图，(b)图为边缘区域的截面结构示意图；

[0065] 图17为本发明提供的半导体结构的制备方法中形成辅助导电层后所得结构的截面结构示意图，其中，(a)图为阵列区域的截面结构示意图，(b)图为边缘区域的截面结构示意图；

[0066] 图18为本发明提供的半导体结构的制备方法中形成覆盖介质层后所得结构的截面结构示意图，其中，(a)图为阵列区域的截面结构示意图，(b)图为边缘区域的截面结构示意图；

[0067] 图19为本发明提供的半导体结构的制备方法中形成第一互连结构及第二互连结构后所得结构的阵列区域的截面结构示意图。

[0068] 附图标记说明：10、衬底；101、有源区；102、隔离结构；103、栅极沟槽；1031、第一沟槽；1032、第二沟槽；11、牺牲层；111、第一部分；112、第二部分；1121、牺牲图形；113、隔离槽；12、掩膜层；121、第一硬掩膜层；122、有机牺牲层；123、第二硬掩膜层；124、有机牺牲图形；13、图形化光刻胶层；14、侧墙图形；141、侧墙材料层；15、填充层；151、填充材料层；16、栅极字线；161、第一氧化层；162、第二氧化层；163、字线导电层；1631、导电材料层；164、辅助导电层；165、覆盖介质层；17、顶层介质层；18、功能器件；19、引出焊盘；201、第一互连结构；202、第二互连结构。

具体实施方式

[0069] 为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

[0070] 除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

[0071] 在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0072] 请参阅图1，本申请提供一种半导体结构的制备方法，包括如下步骤：

[0073] S10：提供衬底；

[0074] S20：于衬底内形成栅极沟槽，栅极沟槽包括第一沟槽及第二沟槽；第二沟槽位于第一沟槽上方，且与第一沟槽相连通，第二沟槽的宽度大于第一沟槽的宽度；

[0075] S30：于栅极沟槽内形成栅极字线。

[0076] 本发明的半导体结构的制备方法通过制备上部比下部宽的栅极沟槽，可以得到上部比较宽的栅极字线，由于栅极字线的上部比较宽，便于后续形成的第一互连结构与栅极字线的对准接触，可以确保第一互连结构与栅极字线具有足够大的接触面积，从而减小第一互连结构与栅极字线的接触电阻，提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。

[0077] 在步骤S10中，请参阅图1中的S10步骤及图2，提供衬底10。

[0078] 作为示例，衬底10可以包括但不仅限于硅衬底。衬底10包括有源区101及隔离结构102。

[0079] 在步骤S20中，请参阅图1中的S20步骤及图3至图13，于衬底10内形成栅极沟槽103，栅极沟槽103包括第一沟槽1031及第二沟槽1032；第二沟槽1032位于第一沟槽1031上方，且与第一沟槽1031相连通，第二沟槽1032的宽度大于第一沟槽1031的宽度。

[0080] 作为示例，步骤S20可以包括如下步骤：

[0081] S201：于衬底10内形成第一沟槽1031，如图3所示；

[0082] S202：形成牺牲层11，牺牲层11包括第一部分111及第二部分112；第一部分111填满第一沟槽1031，第二部分112覆盖衬底10的上表面及第一部分111的上表面，如图5所示；

[0083] S203：于第二部分112内形成隔离槽113，以将第二部分112图形化为牺牲图形1121，牺牲图形1121与第一部分111对应设置，且牺牲图形1121的宽度大于第一部分111的宽度，如图10所示；

[0084] S204：于隔离槽113内形成填充层15，填充层15填满隔离槽113，如图12所示；

[0085] S205：去除牺牲图形1121形成第二沟槽1032；

[0086] S206：去除第一部分111，如图13所示。

[0087] 作为示例，步骤S201与步骤S202之间还包括：在第一沟槽1031的侧壁形成第一氧化层161，如图4所示；具体的，可以采用但不仅限于热氧化工艺形成第一氧化层161。

[0088] 作为示例，步骤S202中形成的牺牲层11可以包括但不仅限于氮化钛层。

[0089] 作为示例，步骤S203中采用自对准双重成像技术(SADP)于第二部分112内形成隔离槽113。具体的，步骤S203可以包括如下步骤：

[0090] S2031：于牺牲11上形成掩膜层12，掩膜层12包括由下至上依次叠置的第一硬掩膜层121、有机牺牲层122及第二硬掩膜层123；第一硬掩膜层121可以包括但不仅限于氮氧化硅层，有机牺牲层122可以包括但不仅限于旋涂有机碳层，第二硬掩膜层123可以包括但不仅限于氮氧化硅层；

[0091] S2032：于掩膜层12上形成图形化光刻胶层13，图形化光刻胶层13定义出牺牲图形的位置及形状，如图6所示；

[0092] S2033：基于图形化光刻胶层13刻蚀第二硬掩膜层123及有机牺牲层122，并去除图形化光刻胶层13，以得到有机牺牲图形124，如图7所示；

[0093] S2034：于有机牺牲图形124的侧壁、底部及暴露的第一硬掩膜层121的表面形成侧墙材料层141，如图8所示；侧墙材料层141可以包括但不仅限于氧化硅层；可以采用但不仅限于原子层沉积工艺形成侧墙材料层141；

[0094] S2035：去除有机牺牲图形124顶部及裸露的第一硬掩膜层121表面的侧墙材料层141，并去除有机牺牲图形124，以得到侧墙图形14，如图9所示；

[0095] S2036：基于侧墙图形14刻蚀第一硬掩膜层121及第二部分112，并去除侧墙图形14及保留的第一硬掩膜层121，以于第二部分112内形成隔离槽113，以将第二部分112图形化为牺牲图形1121，如图10所示。

[0096] 作为示例，步骤S204可以包括如下步骤：

[0097] S2041：于隔离槽113内及牺牲图形1121上形成填充材料层151，如图11所示；

[0098] S2042：去除位于牺牲图形1121上的填充材料层151，如图12所示。

[0099] 作为示例，填充层15的上表面可以于牺牲图形1121的上表面相平齐。

[0100] 作为示例，填充层15可以包括通过外延方式生长的硅层或锗层或锗化硅层。

[0101] 作为示例，步骤S20之后还包括对填充层15进行热处理以在填充层15的表面形成第二氧化层162的步骤，如图14所示，第二氧化层162和第一氧化层161在栅极沟槽103的表面无缝连接。具体的，通过外延方式生长的硅层或锗层或锗化硅层可以作为有源区的源极或漏极，第二氧化层162和第一氧化层161可以作为栅极氧化层。通过分开制作第一沟槽1031和第二沟槽1032可以避免一次形成较大深宽比的栅极沟槽的高难度制作问题。

[0102] 在步骤S30中，请参阅图1中的S30步骤及图15至图18，于栅极沟槽103内形成栅极字线16。

[0103] 作为示例，衬底10包括阵列区域及位于阵列区域外围的边缘区域，栅极字线16位于阵列区域及边缘区域内。图15至图18中的(a)图均为阵列区域的截面结构示意图，(b)图均为边缘区域的截面结构示意图。边缘区域内的栅极字线16位于隔离结构102内。

[0104] 作为示例，步骤S30可以包括如下步骤：

[0105] S301：于栅极沟槽103内形成字线导电层163，字线导电层163填满第一沟槽1031，且延伸至第二沟槽1032内。具体的，可以先于栅极沟槽103内及填充层15的表面形成导电材料层1631，如图15所示；然后再对导电材料层1631进行回刻，以去除位于填充层15表面的导电材料层1631及部分位于第二沟槽1032内的导电材料层1631，如图16所示。

[0106] 作为示例，字线导电层163可以包括但不仅限于氮化钛层；字线导电层163也可以包括氮化钛层及钨层，此时，氮化钛层覆盖第一氧化层161及第二氧化层162的表面，钨层位于氮化钛层远离第一氧化层161及第二氧化层162的表面。

[0107] 作为示例，步骤S30还包括：

[0108] S302：于字线导电层163的上表面形成辅助导电层164，如图17所示。具体的，辅助导电层164可以包括多晶硅层，本实施例中，辅助导电层164可以包括掺杂多晶硅层。

[0109] 步骤S30还包括：

[0110] S303：于辅助导电层164上形成覆盖介质层165，覆盖介质层165填满第二沟槽1032，并覆盖填充层15的表面，如图18所示。具体的，覆盖介质层165可以包括但不仅限于氮化硅层。

[0111] 作为示例，步骤S30之后还包括：

[0112] S50：于衬底10上形成顶层介质层17，顶层介质层17覆盖阵列区域及边缘区域；

[0113] S60：于边缘区域上的顶层介质层17内形成第一互连结构201，第一互连结构201贯穿顶层介质层17与字线导电层163电连接，如图19所示。

[0114] 作为示例，步骤S30与步骤S50之间还包括：

[0115] S40：于边缘区域形成功能器件18及与功能器件18电连接的引出焊盘19，如图19所示。

[0116] 作为示例，形成第一互连结构201的同时还于顶层介质层17内形成第二互连结构202，第二互连结构202与引出焊盘19相连接。

[0117] 作为示例，辅助导电层164的上表面与引出焊盘19的上表面相平齐；第一互连结构201与辅助导电层164相连接。通过增设辅助导电层164，且辅助导电层164的上表面与引出焊盘19的上表面相平齐，可以消除栅极字线16的顶部与功能器件18的引出焊盘19的高度差，第一互连结构201与第二互连结构202的深度相同，可以减少刻蚀过程中产生等离子体的散射，从而利于实现刻蚀对准，会使得第一互连结构201不会相较于栅极字线16出现偏移，可以确保第一互连结构16与栅极字线具有足够大的接触面积，进一步减小第一互连结构与栅极字线的接触电阻，进一步提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。同时，采用字线导电层163和辅助导电层164组成的复合栅极结构，有利于改善GIDL(gate induced drain leakage)效应，进一步提高存储器件的性能。

[0118] 作为示例，顶层介质层17可以为单层结构，也可以为包括多层介质层的叠层结构，图19以顶层介质层17为包括多层介质层的叠层结构作为示例，具体顶层介质层17可以包括氧化层及位于氧化层上表面的氮化硅层。

[0119] 请结合图2至图17继续参阅图18及图19，本申请还提供一种半导体结构，包括：衬底10；栅极沟槽103，栅极沟槽103位于衬底10内，栅极沟槽103包括第一沟槽1031及第二沟槽1032，第二沟槽1032位于第一沟槽1031的上方，且与第一沟槽1031相连通，第二沟槽1032的宽度大于第一沟槽1031的宽度；栅极字线16，栅极字线16位于栅极沟槽103内。

[0120] 本发明的半导体结构通过设置上部比下部宽的栅极沟槽103，可以得到上部比较宽的栅极字线16，由于栅极字线16的上部比较宽，便于后续形成的第一互连结构与栅极字线16的对准接触，可以确保后续形成的第一互连结构与栅极字线16具有足够大的接触面积，从而减小第一互连结构与栅极字线16的接触电阻，提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。

[0121] 作为示例，衬底10可以包括但不仅限于硅衬底。衬底10包括有源区101及隔离结构102。

[0122] 作为示例，衬底10还包括填充层15，第二沟槽1032位于填充层15内。

[0123] 作为示例，填充层15的材料可以包括硅、锗或锗化硅中的任一种。具体的，填充层15可以作为有源区的源极或漏极。

[0124] 作为示例，栅极字线16可以包括：第一氧化层161，第一氧化层161位于第一沟槽1031的侧壁及底部；第二氧化层162，第二氧化层162位于第二沟槽1032的侧壁；字线导电层
163，字线导电层163填满第一沟槽1031，且延伸至第二沟槽1032内。

[0125] 作为示例，第一氧化层161和第二氧化层162的形成方法不同，第一氧化层161和第二氧化层162在栅极沟槽103的侧壁上无缝连接。

[0126] 作为示例，字线导电层163可以包括但不仅限于氮化钛层；字线导电层163也可以包括氮化钛层及钨层，此时，氮化钛层覆盖第一氧化层161及第二氧化层162的表面，钨层位于氮化钛层远离第一氧化层161及第二氧化层162的表面。

[0127] 作为示例，字线导电层163的上表面低于所述第二沟槽的上表面，栅极字线16还包括辅助导电层164，辅助导电层164位于字线导电层163上，辅助导电层164可以包括多晶硅层，本实施例中，辅助导电层164可以包括掺杂多晶硅层。辅助导电层164的上表面低于栅极沟槽103的顶部。

[0128] 作为是，栅极字线163还包括覆盖介质层165，覆盖介质层165填满第二沟槽1032，并覆盖填充层15的表面，如图18所示。具体的，覆盖介质层165可以包括但不仅限于氮化硅层。

[0129] 作为示例，衬底10包括阵列区域及位于阵列区域外围的边缘区域；栅极字线16位于阵列区域和边缘区域内；半导体结构还包括：顶层介质层17，顶层介质层17覆盖阵列区域及边缘区域；第一互连结构201，第一互连结构201位于阵列区域上的顶层介质层17内，且贯穿顶层介质层17与字线导电层163电连接。

[0130] 作为示例，边缘区域内的栅极字线16位于隔离结构102中。

[0131] 作为示例，还包括第二互连结构202，第二互连结构202位于边缘区域的顶层介质层17内，且第二互连结构202与引出焊盘19相连接。

[0132] 作为示例，半导体结构还包括功能器件18及引出焊盘19，功能器件18位于边缘区域，引出焊盘19与功能器件18电连接；辅助导电层164的上表面与引出焊盘19的上表面相平齐，且与第一互连结构201相连接。通过增设辅助导电层164，且辅助导电层164的上表面与引出焊盘19的上表面相平齐，可以消除栅极字线16的顶部与功能器件18的引出焊盘19的高度差，第一互连结构201与第二互连结构202的深度相同，可以减少刻蚀过程中产生等离子体的散射，从而利于实现刻蚀对准，会使得第一互连结构201不会相较于栅极字线16出现偏移，可以确保第一互连结构16与栅极字线具有足够大的接触面积，进一步减小第一互连结构与栅极字线的接触电阻，进一步提高存储器件的电性，使得存储器件具有较好的读写速度和存储效率。同时，采用字线导电层163和辅助导电层164组成的复合栅极结构，有利于改善GIDL(gate induced drain leakage)效应，进一步提高存储器件的性能。

[0133] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0134] 以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。