三维存储器结构及其制备方法转让专利
申请号 : CN202110251829.9
文献号 : CN113097215B
文献日 : 2021-12-07
发明人 : 张坤 , 王迪 , 夏志良 , 周文犀
申请人 : 长江存储科技有限责任公司
摘要 :
本发明提供一种三维存储器结构及其制备方法，在三维存储器结构的制备过程中，通过于被堆叠结构的阶梯区域的两个台阶分区的台阶的顶面显露出的堆叠结构的牺牲层表面形成蚀刻缓冲层，并于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露或贯穿对应的所述蚀刻缓冲层。本发明中通过在台阶的表面设置蚀刻缓冲层，从而接触孔的蚀刻可以采用同一掩膜并且同一蚀刻步骤中完成，这不仅简化了工艺步骤，降低了接触孔的蚀刻难度，并且节约了成本。
权利要求 :
1.一种三维存储器结构制备方法，其特征在于，所述三维存储器结构制备方法包括：提供一半导体衬底；
于所述半导体衬底上形成堆叠结构，所述堆叠结构具有阶梯区域，所述堆叠结构包括交替堆叠的层间介质层与牺牲层，所述阶梯区域包括沿第二方向依次设置的第一台阶分区和第二台阶分区；
于所述堆叠结构的中形成多级第一台阶和多级第二台阶，所述第一台阶位于所述第一台阶分区，所述第二台阶位于所述第二台阶分区，在自所述堆叠结构指向所述半导体衬底的方向上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述牺牲层的表面；
形成蚀刻缓冲层，所述蚀刻缓冲层包括第一蚀刻缓冲层和第二蚀刻缓冲层，所述第一蚀刻缓冲层覆盖于被所述第一台阶显露出的所述牺牲层的表面上并显露出对应的所述牺牲层的侧表面；所述第二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述牺牲层的表面上并显露出对应的所述牺牲层的侧表面，其中，所述蚀刻缓冲层为导电材料；
利用导电材料替换所述第一台阶分区和第二台阶分区之外的所述牺牲层以形成栅极导电部，而保留位于所述第一台阶分区及所述第二台阶分区的所述牺牲层作为栅极绝缘部，其中，所述栅极导电部与所述第一蚀刻缓冲层的远离所述第二台阶分区的一端，或所述第二蚀刻缓冲层的远离所述第一台阶分区的一端连接；
于各所述蚀刻缓冲层上同时形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。
2.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述于各所述蚀刻缓冲层上同时形成连接柱，包括，
于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露或贯穿对应的所述蚀刻缓冲层；
于所述接触孔中填充导电材料以形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。
3.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述于各所述蚀刻缓冲层上同时形成连接柱的步骤之后还包括，于所述连接柱的顶部形成栓塞的步骤。
4.根据权利要求2所述的三维存储器结构制备方法，其特征在于，所述连接柱的材料包括包氮化钛及钨复合层。
5.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述形成蚀刻缓冲层的步骤包括：
于所述第一台阶和所述第二台阶的侧壁形成侧壁间隔层；
于形成有所述侧壁间隔层的所述第一台阶和所述第二台阶的顶面显露出的所述牺牲层的表面形成所述蚀刻缓冲层。
6.根据权利要求5所述的三维存储器结构制备方法，其特征在于，所述侧壁间隔层的材料包括氧化硅。
7.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述栅极导电部的材料包括氮化钛及钨复合层。
8.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述半导体衬底与所述堆叠结构之间还形成有外延牺牲层；所述三维存储器结构制备方法还包括：于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽，所述栅线隔离槽显露出所述外延牺牲层；
基于所述栅线隔离槽去除所述外延牺牲层以形成外延间隙；
于所述外延间隙中形成外延层。
9.根据权利要求8所述的三维存储器结构制备方法，其特征在于，所述三维存储器结构制备方法还包括，于所述栅线隔离槽中填充形成隔离槽填充层的步骤。
10.根据权利要求9所述的三维存储器结构制备方法，其特征在于，所述隔离槽填充层的材料包括氮化硅或氧化硅。
11.根据权利要求1‑10中任意一项所述的三维存储器结构制备方法，其特征在于，所述形成蚀刻缓冲层的步骤包括：
于被所述第一台阶和所述第二台阶的顶面显露出的所述牺牲层的表面形成多晶硅层；
于所述多晶硅层的表面形成金属层，所述金属层与所述多晶硅层相互作用形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
12.根据权利要求11所述的三维存储器结构制备方法，其特征在于，于所述多晶硅层的表面形成金属层，所述金属层与所述多晶硅层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层的步骤包括：
于所述多晶硅层的表面形成金属层；
进行退火处理，以使所述金属层与所述多晶硅层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
13.根据权利要求12所述的三维存储器结构制备方法，其特征在于，所述退火处理的温度介于400‑1100°之间，退火的时间介于1‑20min之间。
14.根据权利要求12所述的三维存储器结构制备方法，其特征在于，所述金属层的材料包括钴、镍、铂中的一种或至少两种的组合。
15.一种三维存储器结构，其特征在于，所述三维存储器结构包括：半导体衬底；
栅极叠层结构，形成于所述半导体衬底上，所述栅极叠层结构具有阶梯区域，所述栅极叠层结构包括交替堆叠的层间介质层与栅极层，所述阶梯区域包括沿第二方向依次设置的第一台阶分区和第二台阶分区；
多级第一台阶，形成于所述栅极叠层结构的阶梯区域的所述第一台阶分区中；
多级第二台阶，形成于所述栅极叠层结构的阶梯区域的所述第二台阶分区中，在自所述栅极叠层结构指向所述半导体衬底的方向上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述栅极层的表面；
蚀刻缓冲层，包括第一蚀刻缓冲层和第二蚀刻缓冲层，所述第一蚀刻缓冲层覆盖于被所述第一台阶显露出的所述栅极层的表面上而显露出对应的栅极层的侧表面，所述第二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述栅极层的表面上而显露出对应的栅极层的侧表面，所述蚀刻缓冲层为导电材料；
连接柱，所述连接柱形成于所述蚀刻缓冲层上，所述连接柱与所述蚀刻缓冲层接触或者贯穿所述蚀刻缓冲层；
其中，所述栅极层包括栅极导电部和栅极绝缘部，所述栅极导电部与所述第一蚀刻缓冲层的远离所述第二台阶分区的一端或所述第二蚀刻缓冲层的远离所述第一台阶分区的一端连接，而所述栅极绝缘部位于所述第一台阶分区及所述第二台阶分区。
16.根据权利要求15所述的三维存储器结构，其特征在于，所述三维存储器结构还包括侧壁间隔层，形成于所述第一台阶的侧壁以及所述第二台阶的侧壁上。
17.根据权利要求16所述的三维存储器结构，其特征在于，所述侧壁间隔层的材料包括氧化硅。
18.根据权利要求15所述的三维存储器结构，其特征在于，所述三维存储器结构还包括外延层，所述外延层设置于所述半导体衬底与所述栅极叠层结构之间。
19.根据权利要求18所述的三维存储器结构，其特征在于，所述三维存储器结构还包括隔离槽填充层，所述隔离槽填充层贯穿所述栅极叠层结构，且所述隔离槽填充层的底部与所述外延层接触。
20.根据权利要求19所述的三维存储器结构，其特征在于，所述隔离槽填充层的材料包括氮化硅或氧化硅。
21.根据权利要求15所述的三维存储器结构，其特征在于，所述栅极导电部的材料包括氮化钛及钨复合层。
22.根据权利要求15所述的三维存储器结构，其特征在于，所述三维存储器结构还包括若干栓塞，所述栓塞形成于所述连接柱的顶部。
23.根据权利要求15所述的三维存储器结构，其特征在于，所述连接柱的材料包括氮化钛及钨复合层。
24.根据权利要求15‑23中任意一项所述的三维存储器结构，其特征在于，所述蚀刻缓冲层包括硅金属合金。
25.根据权利要求24所述的三维存储器结构，其特征在于，所述蚀刻缓冲层是由多晶硅过渡层和金属层经退火处理后形成的硅金属合金。
26.根据权利要求25所述的三维存储器结构，其特征在于，所述金属层的材料包括钴、镍、铂中的一种或至少两种的组合。
说明书 :
三维存储器结构及其制备方法
技术领域
[0001] 本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。
背景技术
[0002] 一般来说，三维存储器包括由栅极层和层间介质层交替堆叠形成的栅极叠层结构，连接柱(Contact，简称CT)在栅极叠层结构的阶梯区域与栅极电连接。但是，在三维存储
器的实际制造过程中，为了实现连接柱与堆叠结构中栅极层之间良好的电连接，首先需要
在覆盖所述栅极叠层结构的介质层中蚀刻形成接触孔直至接触孔露出所述阶梯区域的栅
极层表面，然后再在所述接触孔中填充用于形成连接柱的金属材料。
器的实际制造过程中，为了实现连接柱与堆叠结构中栅极层之间良好的电连接，首先需要
在覆盖所述栅极叠层结构的介质层中蚀刻形成接触孔直至接触孔露出所述阶梯区域的栅
极层表面，然后再在所述接触孔中填充用于形成连接柱的金属材料。
[0003] 然而，随着3D NAND集成程度越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数层数的增加，接触孔的深度越来越深，对于接触孔的蚀刻工艺要求越来越苛
刻，在蚀刻形成接触孔的过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过相邻两层
栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材
料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，
从而使得对存储单元的控制错误，引发存储失效。
刻，在蚀刻形成接触孔的过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过相邻两层
栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材
料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，
从而使得对存储单元的控制错误，引发存储失效。
[0004] 因此，如何提供一种三维存储器结构及其制备方法，以解决现有技术上述问题实属必要。
发明内容
[0005] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有3D NAND的制备工艺中，蚀刻形成接触孔蚀刻时极易造成栅极层击
穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间短接的技术问题。
穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间短接的技术问题。
[0006] 为实现上述目的及其他相关目的，本发明提供一种三维存储器结构制备方法，所述三维存储器结构制备方法包括：
[0007] 提供一半导体衬底；
[0008] 于所述半导体衬底上形成堆叠结构，所述堆叠结构具有阶梯区域，所述堆叠结构包括交替堆叠的层间介质层与牺牲层，所述阶梯区域包括沿第二方向依次设置的第一台阶
分区和第二台阶分区；
分区和第二台阶分区；
[0009] 于所述堆叠结构的中形成多级第一台阶和多级第二台阶，所述第一台阶位于所述第一台阶分区，所述第二台阶位于所述第二台阶分区，在自所述堆叠结构指向所述半导体
衬底的方向上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述
牺牲层的表面；
衬底的方向上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述
牺牲层的表面；
[0010] 形成蚀刻缓冲层，所述蚀刻缓冲层包括第一蚀刻缓冲层和第二蚀刻缓冲层，所述第一蚀刻缓冲层覆盖于被所述第一台阶显露出的所述栅极层的表面上并显露出对应的栅
极层的侧表面；所述第二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述栅极层的表面上
并显露出对应的栅极层的侧表面，其中，所述蚀刻缓冲层为导电材料；
极层的侧表面；所述第二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述栅极层的表面上
并显露出对应的栅极层的侧表面，其中，所述蚀刻缓冲层为导电材料；
[0011] 于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露或贯穿对应的所述蚀刻缓冲层。
[0012] 在一可选实施例中，所述三维存储器结构制备方法还包括，于所述接触孔中填充导电材料以形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。
[0013] 在一可选实施例中，所述于所述接触孔中填充导电材料以形成连接柱的步骤之后还包括，于所述连接柱的顶部形成栓塞的步骤。
[0014] 在一可选实施例中，所述连接柱的材料包括包氮化钛及钨复合层。
[0015] 在一可选实施例中，所述形成蚀刻缓冲层的步骤包括：
[0016] 于所述第一台阶和所述第二台阶的侧壁形成侧壁间隔层；
[0017] 于形成有所述侧壁间隔层的所述第一台阶和所述第二台阶的顶面显露出的所述牺牲层的表面形成所述蚀刻缓冲层。
[0018] 在一可选实施例中，所述侧壁间隔层的材料包括氧化硅。
[0019] 在一可选实施例中，所述三维存储器结构制备方法还包括：
[0020] 利用导电材料替换所述第一台阶分区和第二台阶分区之外的所述牺牲层以形成栅极导电部，而保留位于所述第一台阶分区及所述第二台阶分区的所述牺牲层作为栅极绝
缘部，其中，所述栅极导电部与所述第一蚀刻缓冲层的远离所述第二台阶分区的一端，或所
述第二蚀刻缓冲层的远离所述第一台阶分区的一端连接。
缘部，其中，所述栅极导电部与所述第一蚀刻缓冲层的远离所述第二台阶分区的一端，或所
述第二蚀刻缓冲层的远离所述第一台阶分区的一端连接。
[0021] 在一可选实施例中，所述栅极导电部的材料包括氮化钛及钨复合层。
[0022] 在一可选实施例中，所述半导体衬底与所述堆叠结构之间还形成有外延牺牲层；所述三维存储器结构制备方法还包括：
[0023] 于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽，所述栅线隔离槽显露出所述外延牺牲层；
[0024] 基于所述栅线隔离槽去除所述外延牺牲层以形成外延间隙；
[0025] 于所述外延间隙中形成外延层。
[0026] 在一可选实施例中，所述三维存储器结构制备方法还包括，于所述栅线隔离槽中填充形成隔离槽填充层的步骤。
[0027] 在一可选实施例中，所述隔离槽填充层的材料包括氮化硅或氧化硅。
[0028] 在一可选实施例中，所述形成蚀刻缓冲层的步骤包括：
[0029] 于被所述第一台阶和所述第二台阶的顶面显露出的所述牺牲层的表面形成多晶硅层；
[0030] 于所述多晶硅层的表面形成金属层，所述金属层与所述多晶硅层相互作用形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
[0031] 在一可选实施例中，于所述多晶硅层的表面形成金属层，所述金属层与所述多晶硅层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层的步骤包括：
[0032] 于所述多晶硅层的表面形成金属层；
[0033] 进行退火处理，以使所述金属层与所述多晶硅层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
[0034] 在一可选实施例中，所述退火处理的温度介于400‑1100°之间，退火的时间介于1‑20min之间。
[0035] 在一可选实施例中，所述金属层的材料包括钴、镍、铂中的一种或至少两种的组合。
[0036] 为实现上述目的及其他相关目的，本发明还提供一种三维存储器结构，所述三维存储器结构包括：
[0037] 半导体衬底；
[0038] 栅极叠层结构，形成于所述半导体衬底上，所述栅极叠层结构具有阶梯区域，所述栅极叠层结构包括交替堆叠的层间介质层与栅极层，所述阶梯区域包括沿第二方向依次设
置的第一台阶分区和第二台阶分区；
置的第一台阶分区和第二台阶分区；
[0039] 多级第一台阶，形成于所述栅极叠层结构的阶梯区域的所述第一台阶分区中；
[0040] 多级第二台阶，形成于所述栅极叠层结构的阶梯区域的所述第二台阶分区中，在自所述堆叠结构指向所述半导体衬底的方向上，同级的所述第一台阶和所述第二台阶的顶
面分别显露出位于不同层的所述栅极层的表面；
面分别显露出位于不同层的所述栅极层的表面；
[0041] 蚀刻缓冲层，包括第一蚀刻缓冲层和第二蚀刻缓冲层，所述第一蚀刻缓冲层覆盖于被所述第一台阶显露出的所述栅极层的表面上而显露出对应的栅极层的侧表面，所述第
二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述栅极层的表面上而显露出对应的栅极
层的侧表面，所述蚀刻缓冲层为导电材料；
二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述栅极层的表面上而显露出对应的栅极
层的侧表面，所述蚀刻缓冲层为导电材料；
[0042] 连接柱，所述连接柱形成于所述蚀刻缓冲层上，所述连接柱与所述蚀刻缓冲层接触或者贯穿所述蚀刻缓冲层。
[0043] 在一可选实施例中，所述三维存储器结构还包括侧壁间隔层，形成于所述第一台阶的侧壁以及所述第二台阶的侧壁上。
[0044] 在一可选实施例中，所述侧壁间隔层的材料包括氧化硅。
[0045] 在一可选实施例中，所述三维存储器结构还包括外延层，所述外延层设置于所述半导体衬底与所述栅极叠层结构之间。
[0046] 在一可选实施例中，所述三维存储器结构还包括隔离槽填充层，所述隔离槽填充层贯穿所述栅极叠层结构，且所述隔离槽填充层的底部与所述外延层接触。
[0047] 在一可选实施例中，所述隔离槽填充层的材料包括氮化硅或氧化硅。
[0048] 在一可选实施例中，所述栅极层包括栅极导电部和栅极绝缘部，所述栅极导电部与所述第一蚀刻缓冲层的远离所述第二台阶分区的一端或所述第二蚀刻缓冲层的远离所
述第一台阶分区的一端连接，而所述栅极绝缘部位于所述第一台阶分区及所述第二台阶分
区。
述第一台阶分区的一端连接，而所述栅极绝缘部位于所述第一台阶分区及所述第二台阶分
区。
[0049] 在一可选实施例中，所述栅极导电部的材料包括氮化钛及钨复合层。
[0050] 在一可选实施例中，所述三维存储器结构还包括若干栓塞，所述栓塞形成于所述连接柱的顶部。
[0051] 在一可选实施例中，所述连接柱的材料包括氮化钛及钨复合层。
[0052] 在一可选实施例中，所述蚀刻缓冲层包括硅金属合金。
[0053] 在一可选实施例中，所述蚀刻缓冲层是由多晶硅过渡层和金属层经退火处理后形成的硅金属合金。
[0054] 在一可选实施例中，所述金属层的材料包括钴、镍、铂中的一种或至少两种的组合。
[0055] 在本发明的三维存储器结构的及其制备方法，由于设置了蚀刻缓冲层，故接触孔的蚀刻可以采用同一掩膜并且同一蚀刻步骤中完成，从而不仅简化了工艺步骤，降低了接
触孔的蚀刻难度，并且节约了成本。
触孔的蚀刻难度，并且节约了成本。
[0056] 在本发明的三维存储器结构的制备过程中，通过于被台阶区域的两个台阶分区的台阶的顶面显露出的堆叠结构的牺牲层表面形成硅金属合金(MxSiy)蚀刻缓冲层，于形成有
蚀刻缓冲层的阶梯区域中形成接触孔，并在利用栅极导电材料替换堆叠结构的牺牲层时，
保留位于两个台阶分区中的牺牲层，并且保证栅极导电材料在两个台阶分区的边缘处与蚀
刻缓冲层电连接，这样就可以通过蚀刻缓冲层将形成于接触孔中的连接柱与对应的栅极层
的电连接，即使发生接触孔蚀刻过程中穿孔(Punch)情况时，在接触孔中形成的连接柱不会
导致不同层的字线桥接(Word Line Bridge)现象，因此本发明可以降低阶梯区域接触孔蚀
刻的工艺难度，消除因为接触孔蚀刻过程中发生穿孔(Punch)时导致的不同层的字线桥接
(Word Line Bridge)，提高三维存储器件的性能。
蚀刻缓冲层的阶梯区域中形成接触孔，并在利用栅极导电材料替换堆叠结构的牺牲层时，
保留位于两个台阶分区中的牺牲层，并且保证栅极导电材料在两个台阶分区的边缘处与蚀
刻缓冲层电连接，这样就可以通过蚀刻缓冲层将形成于接触孔中的连接柱与对应的栅极层
的电连接，即使发生接触孔蚀刻过程中穿孔(Punch)情况时，在接触孔中形成的连接柱不会
导致不同层的字线桥接(Word Line Bridge)现象，因此本发明可以降低阶梯区域接触孔蚀
刻的工艺难度，消除因为接触孔蚀刻过程中发生穿孔(Punch)时导致的不同层的字线桥接
(Word Line Bridge)，提高三维存储器件的性能。
附图说明
[0057] 图1显示为本发明的三维存储器结构的制备方法的流程示意图。
[0058] 图2显示为本发明的三维存储器结构的俯视图。
[0059] 图3显示为本发明的三维存储器结构的制备中于所述阶梯区域的所述第二连接区中形成沿所述第一方向延伸的阶梯槽，所述阶梯槽显露层间介质层的X‑Y剖线(对应图2中
X‑Y剖线)截面示意图。
X‑Y剖线)截面示意图。
[0060] 图4显示为图3中沿A‑A线的Y方向截面示意图。
[0061] 图5显示为本发明的三维存储器结构的制备中去除所述阶梯槽中各台阶的顶面上的层间介质层的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0062] 图6显示为图5中沿A‑A线的Y方向截面示意图。
[0063] 图7显示为为本发明的三维存储器结构的制备中于所述阶梯槽的侧壁形成侧壁间隔层的X‑Y方向的截面示意图。
[0064] 图8显示为图7中沿A‑A线的Y方向截面示意图。
[0065] 图9显示为本发明的三维存储器结构的制备中于被所述第一台阶和所述第二台阶的顶面显露出的所述牺牲层的表面形成多晶硅层的X‑Y方向的截面示意图。
[0066] 图10显示为图9中沿A‑A线的Y方向截面示意图。
[0067] 图11显示为本发明的三维存储器结构的制备中于所述多晶硅层的表面形成金属层，所述金属层与所述多晶硅层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层的
X‑Y方向的截面示意图。
X‑Y方向的截面示意图。
[0068] 图12显示为图11中沿A‑A线的Y方向截面示意图。
[0069] 图13显示为本发明的三维存储器结构的制备中于形成有所述蚀刻缓冲层的所述阶梯区域中形成接触孔，以及于被所述伪沟道孔显露的所述外延牺牲层的侧壁表面及所述
半导体衬底的侧壁表面表面形成侧壁氧化层的X‑Y方向的截面示意图。
半导体衬底的侧壁表面表面形成侧壁氧化层的X‑Y方向的截面示意图。
[0070] 图14显示为图13中沿A‑A线的Y方向截面示意图。
[0071] 图15显示为本发明的三维存储器结构制备中于被所述伪沟道孔显露的所述外延牺牲层的侧壁表面及所述半导体衬底的侧壁表面表面形成侧壁氧化层时沿图12中A‑A线的
Y方向截面示意图。
Y方向截面示意图。
[0072] 图16显示为本发明的三维存储器结构制备中于所述接触孔及所述伪沟道孔中填充填孔牺牲层的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0073] 图17显示为图16中沿A‑A线的Y方向截面示意图。
[0074] 图18显示为本发明的三维存储器结构制备中于图16所示的半导体结构的表面形成图案化掩模层的Y方向截面示意图。
[0075] 图19显示为本发明的三维存储器结构制备中基于图案化掩膜蚀刻去除位于伪沟道孔及部分接触孔中的填孔牺牲层的Y方向截面示意图。
[0076] 图20显示为本发明的三维存储器结构制备中于去除填孔牺牲层的所述伪沟道孔和接触孔中填充填孔氧化层，分别作为伪沟道结构和伪连接柱的X‑Y剖线(对应图2中X‑Y剖
线)截面示意图。
线)截面示意图。
[0077] 图21显示为本发明的三维存储器结构制备中于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0078] 图22显示为本发明的三维存储器结构制备中于所述栅线隔离槽的侧壁形成侧壁保护层的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0079] 图23显示为本发明的三维存储器结构制备中基于所述栅线隔离槽去除所述外延牺牲层以形成外延间隙的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0080] 图24显示为本发明的三维存储器结构制备中于所述栅线隔离槽去除所述堆叠结构中的所述牺牲层，以形成栅极间隙的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0081] 图25显示为图24中沿A‑A线的Y方向截面示意图。
[0082] 图26显示为本发明的三维存储器结构制备中于所述栅极间隙中形成栅极层的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0083] 图27显示为本发明的三维存储器结构制备中于所述栅线隔离槽中填充隔离槽填充层的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0084] 图28显示为图27中沿A‑A线的Y方向截面示意图。
[0085] 图29显示为本发明的三维存储器结构制备中利用导电材料替换所述接触孔中的所述填孔牺牲层，以形成连接柱的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0086] 图30显示为图29中沿A‑A线的Y方向截面示意图。
[0087] 图31显示为本发明的三维存储器结构制备中于连接柱的顶部及垂直沟道结构的顶部形成栓塞的X‑Y剖线(对应图2中X‑Y剖线)截面示意图。
[0088] 图32显示为图31中圆圈所示区域的局部放大图。
[0089] 图33显示为图31中沿A‑A线的Y方向截面示意图。
[0090] 图34显示为本发明实施例的阶梯区域形成台阶后的立体结构示意图。
[0091] 附图说明
[0092] 10 半导体衬底
[0093] 101 衬底本体
[0094] 102 掺杂阱
[0095] 103 氧化硅层
[0096] 11 外延牺牲层
[0097] 12 堆叠结构
[0098] 121 层间介质层
[0099] 122 牺牲层
[0100] 13 第一盖层
[0101] 14 垂直沟道结构
[0102] 141 高介电常数介质层
[0103] 142 功能侧壁层
[0104] 143 沟道层
[0105] 144 插塞氧化物
[0106] 15 阶梯槽
[0107] 16 侧壁间隔层
[0108] 17 多晶硅过渡层
[0109] 18 蚀刻缓冲层
[0110] 19 阶梯覆盖层
[0111] 20 接触孔
[0112] 21 伪沟道孔
[0113] 22 侧壁氧化层
[0114] 23 掩膜层
[0115] 24 填孔氧化层
[0116] 25 栅线隔离槽
[0117] 26 侧壁保护层
[0118] 261 氮化层
[0119] 262 氧化层
[0120] 27 外延间隙
[0121] 28 外延层
[0122] 29 栅极间隙
[0123] 30 栅极叠层结构
[0124] 301 栅极导电部
[0125] 31 隔离槽填充层
[0126] 32 连接柱
[0127] 33 第一栓塞
[0128] 34 第二栓塞
[0129] 35 第二盖层
[0130] 36 填孔牺牲层
[0131] A‑A y方向剖线
[0132] Z1 第一连接区
[0133] Z2 第二连接区
[0134] Z3 第三连接区
[0135] Z21 第一台阶分区
[0136] Z22 第二台阶分区
[0137] S101～S110 步骤
具体实施方式
[0138] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结
构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发
明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结
构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发
明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0139] 为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解
到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的
其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也
可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征
“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征
形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明
的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本
发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组
件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的
其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也
可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征
“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征
形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明
的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本
发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组
件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
[0140] 本发明的三维存储器结构适用于多种存储器件，包括但不限于三维半导体存储器件，譬如3D NAND。随着3D NAND集成程度越来越高，3D NAND存储器已经从32层发展到64层，
甚至更高的层数层数的增加，接触孔需要刻蚀的深度越来越深，对于接触孔的蚀刻工艺要
求越来越苛刻，在接触孔的蚀刻过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过两
层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属
材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line
Bridge)，从而使得对存储单元的控制错误，引发存储失效。
甚至更高的层数层数的增加，接触孔需要刻蚀的深度越来越深，对于接触孔的蚀刻工艺要
求越来越苛刻，在接触孔的蚀刻过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过两
层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属
材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line
Bridge)，从而使得对存储单元的控制错误，引发存储失效。
[0141] 基于此，为了解决上述存在的技术问题，也即在3D NAND的制备工艺中，接触孔蚀刻时极易造成栅极层击穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间的
短接的技术问题，本发明提供一种三维存储器结构及其制备方法。下面将结合附图来具体
说明本发明的技术方案。
短接的技术问题，本发明提供一种三维存储器结构及其制备方法。下面将结合附图来具体
说明本发明的技术方案。
[0142] 实施例一
[0143] 图1示出了本发明实施例的三维存储器结构的制备流程图。请参阅图1，所述三维存储器结构制备方法包括：
[0144] 步骤S101、提供一半导体衬底；
[0145] 步骤S102、于所述半导体衬底上依次形成外延牺牲层和堆叠结构，所述堆叠结构包括交替堆叠的层间介质层与牺牲层，所述堆叠结构包括沿第一方向依次设置的核心区域
和阶梯区域，所述阶梯区域包括沿第二方向依次设置第一连接区，第二连接区以及第三连
接区，所述第二连接区包括沿所述第二方向依次设置的第一台阶分区和第二台阶分区；
和阶梯区域，所述阶梯区域包括沿第二方向依次设置第一连接区，第二连接区以及第三连
接区，所述第二连接区包括沿所述第二方向依次设置的第一台阶分区和第二台阶分区；
[0146] 步骤S103、于所述阶梯区域的所述第二连接区中形成沿所述第一方向延伸的阶梯槽，所述阶梯槽包括若干第一台阶以及若干第二台阶，所述第一台阶位于所述第一台阶分
区，所述第二台阶位于所述第二台阶分区，在自所述堆叠结构指向所述半导体衬底的方向
上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述牺牲层的表
面；
区，所述第二台阶位于所述第二台阶分区，在自所述堆叠结构指向所述半导体衬底的方向
上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述牺牲层的表
面；
[0147] 步骤S104、于被所述第一台阶和所述第二台阶的顶面显露出的所述牺牲层的表面形成蚀刻缓冲层；
[0148] 步骤S105、于形成有所述蚀刻缓冲层的所述阶梯区域中形成接触孔，所述接触孔显露所述蚀刻缓冲层或贯穿所述蚀刻缓冲层，其中，所述接触孔分别位于所述阶梯区域的
所述第二连接区的所述第一台阶分区和所述第二台阶分区；
所述第二连接区的所述第一台阶分区和所述第二台阶分区；
[0149] 步骤S106、于至少部分所述接触孔中填充填孔牺牲层，其中，所述第一台阶分区和所述第二台阶分区中至少存在一填充有所述填孔牺牲层的所述接触孔；
[0150] 步骤S107、于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽，所述栅线隔离槽显露出所述外延牺牲层；
[0151] 步骤S108、基于所述栅线隔离槽去除所述堆叠结构中的所述牺牲层，以形成栅极间隙，所述栅极间隙显露出所述蚀刻缓冲层的部分端部，并且位于所述阶梯区域的第二连
接区中部的所述牺牲层被保留；
接区中部的所述牺牲层被保留；
[0152] 步骤S109、于所述栅极间隙中形成栅极导电部，其中，所述栅极导电部与所述蚀刻缓冲层连接；
[0153] 步骤S110、利用导电材料替换所述接触孔中的所述填孔牺牲层，以形成连接柱。
[0154] 根据本实施例的三维存储器结构的制备方法制备的三维存储器结构参见图2以及图31‑图33，其中，图2示出了制备获取的三维存储器结构的俯视图，需要说明的是，为了说
明本发明的三维存储器结构的详细结构，在图2中只示出了三维存储器结构的部分结构特
征，详见下文中相关部分的描述。
明本发明的三维存储器结构的详细结构，在图2中只示出了三维存储器结构的部分结构特
征，详见下文中相关部分的描述。
[0155] 下面将结合各步骤对应的界面示意图详细说明本实施例半导体结构的制备方法。需要说明的是，在本实施例中，下文中的附图3以及后续的其他沿X‑Y剖线截面示意图分别
是对经过不同工艺步骤后形成的半导体结构分别按照与图2中的X‑Y剖线相同的位置剖切
后的截面图；图3以及其他沿X‑Y剖线截面示意图中同时示出了X和Y方向的截面图，图3中竖
向虚线左侧为沿X方向截面图，属于阶梯区域，而图3中竖向虚线右侧为Y方向截面图，属于
核心区域。
是对经过不同工艺步骤后形成的半导体结构分别按照与图2中的X‑Y剖线相同的位置剖切
后的截面图；图3以及其他沿X‑Y剖线截面示意图中同时示出了X和Y方向的截面图，图3中竖
向虚线左侧为沿X方向截面图，属于阶梯区域，而图3中竖向虚线右侧为Y方向截面图，属于
核心区域。
[0156] 首先，请参阅图3和4，执行步骤S101：提供一半导体衬底10。所述半导体衬底10包括衬底本体101，通过掺杂形成于衬底本体101中掺杂阱，以及形成于所述掺杂阱上的作为
保护层的氧化硅层103。所述衬底本体101可以根据器件的实际需求进行选择，所述衬底本
体101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon‑on‑insulator，绝缘体
上硅)衬底或GOI(Germanium‑on‑Insulator，绝缘体上锗)衬底等等，所述衬底本体101还可
以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半
导体衬底10还可以为堆叠结构12，例如硅/锗硅叠层等。在本发明中，所述衬底本体101例如
可以选用单晶硅衬底，所述衬底本体101上可以通过P型掺杂或者N型掺杂以形成P阱或者N
阱，进而作为掺杂阱，可以于形成有掺杂阱的衬底本体101上通过热氧化或者沉积工艺形成
氧化硅层103，该氧化硅层103可以避免在去除后续步骤S102中形成于氧化硅层103上方的
多晶硅外延牺牲层11时，位于氧化硅层103下方的掺杂阱被蚀刻破坏。
保护层的氧化硅层103。所述衬底本体101可以根据器件的实际需求进行选择，所述衬底本
体101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon‑on‑insulator，绝缘体
上硅)衬底或GOI(Germanium‑on‑Insulator，绝缘体上锗)衬底等等，所述衬底本体101还可
以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半
导体衬底10还可以为堆叠结构12，例如硅/锗硅叠层等。在本发明中，所述衬底本体101例如
可以选用单晶硅衬底，所述衬底本体101上可以通过P型掺杂或者N型掺杂以形成P阱或者N
阱，进而作为掺杂阱，可以于形成有掺杂阱的衬底本体101上通过热氧化或者沉积工艺形成
氧化硅层103，该氧化硅层103可以避免在去除后续步骤S102中形成于氧化硅层103上方的
多晶硅外延牺牲层11时，位于氧化硅层103下方的掺杂阱被蚀刻破坏。
[0157] 然后请参阅图3和4，执行步骤S102：于所述半导体衬底10上依次形成外延牺牲层11和堆叠结构12，所述堆叠结构12包括交替堆叠的层间介质层121与牺牲层122，所述堆叠
结构12包括沿第一方向(X方向)依次设置的核心区域(Core)和阶梯区域(Stair‑Step，简称
SS)，所述核心区域用于数据的存储，所述台阶区域用于与下文将要介绍的连接柱32一端连
接，连接柱32的另一端用于与互连结构连接；其中，所述阶梯区域包括沿第二方向(Y方向)
依次设置的第一连接区Z1，第二连接区Z2以及第三连接区Z3；进一步所述第二连接区Z2通
过后文将要介绍的侧壁间隔层16划分为沿所述第二方向依次设置的两个台阶分区分别定
义为第一台阶分区Z21和第二台阶分区Z21，所述第一台阶分区Z21和所述第二台阶分区Z21
中用于形成第一台阶和第二台阶。
结构12包括沿第一方向(X方向)依次设置的核心区域(Core)和阶梯区域(Stair‑Step，简称
SS)，所述核心区域用于数据的存储，所述台阶区域用于与下文将要介绍的连接柱32一端连
接，连接柱32的另一端用于与互连结构连接；其中，所述阶梯区域包括沿第二方向(Y方向)
依次设置的第一连接区Z1，第二连接区Z2以及第三连接区Z3；进一步所述第二连接区Z2通
过后文将要介绍的侧壁间隔层16划分为沿所述第二方向依次设置的两个台阶分区分别定
义为第一台阶分区Z21和第二台阶分区Z21，所述第一台阶分区Z21和所述第二台阶分区Z21
中用于形成第一台阶和第二台阶。
[0158] 在本实施例中，请参阅图3和4，所述堆叠结构12包括交替叠置的层间介质层121和牺牲层122，所述堆叠结构12的底层及顶层均为所述牺牲层122。需要说明的是，在本发明
中，所述层间介质层121和所述牺牲层122具有较高的刻蚀选择比，以确保在后续去除所述
牺牲层122时所述层间介质层121几乎不被去除；具体的，所述牺牲层122的材料可以包括但
不仅限于氮化硅(Si3N4)层，所述层间介质层121的材料可以包括但不仅限于氧化硅(SiO2)。
中，所述层间介质层121和所述牺牲层122具有较高的刻蚀选择比，以确保在后续去除所述
牺牲层122时所述层间介质层121几乎不被去除；具体的，所述牺牲层122的材料可以包括但
不仅限于氮化硅(Si3N4)层，所述层间介质层121的材料可以包括但不仅限于氧化硅(SiO2)。
[0159] 需要说明的是，在本发明中，所述堆叠结构12内所述牺牲层122的层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构12内所述牺牲层122及所述层间介质层121
的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积
(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，
CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述牺牲层122及所述
层间介质层121，譬如化学气相沉积法。
的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积
(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，
CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述牺牲层122及所述
层间介质层121，譬如化学气相沉积法。
[0160] 请参阅图3和图4，在步骤S102中，还包括于所述堆叠结构12的核心区域中还形成有垂直沟道结构14的步骤，所述垂直沟道结构14包括沿径向由外向内依次设置的功能侧壁
层142和沟道层143。具体地，可以首先于所述堆叠结构12的核心区域中形成沟道孔，所述沟
道孔依次贯穿所述堆叠结构12和所述牺牲外延层28后延伸进入所述半导体衬底10的掺杂
阱中，然后于所述沟道孔中依次形成阻挡层，存储层，隧穿层及所述沟道层143，所述阻挡
层，存储层及隧穿层作为功能侧壁层142。作为示例，所述阻挡层，所述隧穿层的材料包括氧
化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。在一可选实施例中，
于沟道孔的内壁上形成功能侧壁层142之前，还于所述沟道孔的内壁上形成高介电常数介
质层(高K介质层，HK)，而于所述高介电常数介质层表面形成所述功能侧壁层142，其中，所
述高介电常数介质层的材料可以是氧化铝等。在一可选实施例中，所述垂直沟道结构14还
包括插塞氧化物144，所述插塞氧化物144形成于所述沟道层143表面，并填充于所述沟道孔
内。
层142和沟道层143。具体地，可以首先于所述堆叠结构12的核心区域中形成沟道孔，所述沟
道孔依次贯穿所述堆叠结构12和所述牺牲外延层28后延伸进入所述半导体衬底10的掺杂
阱中，然后于所述沟道孔中依次形成阻挡层，存储层，隧穿层及所述沟道层143，所述阻挡
层，存储层及隧穿层作为功能侧壁层142。作为示例，所述阻挡层，所述隧穿层的材料包括氧
化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。在一可选实施例中，
于沟道孔的内壁上形成功能侧壁层142之前，还于所述沟道孔的内壁上形成高介电常数介
质层(高K介质层，HK)，而于所述高介电常数介质层表面形成所述功能侧壁层142，其中，所
述高介电常数介质层的材料可以是氧化铝等。在一可选实施例中，所述垂直沟道结构14还
包括插塞氧化物144，所述插塞氧化物144形成于所述沟道层143表面，并填充于所述沟道孔
内。
[0161] 请参阅图3和图4，在步骤S102中，于所述堆叠结构12的核心区中形成垂直沟道结构14之后还包括于形成有垂直沟道结构14的堆叠结构12表面形成第一盖层13的步骤，所述
第一盖层13的材料例如可以是氧化物，譬如氧化硅，后文为了描述方便，可以将所述第一盖
层13和所述堆叠结构12的顶部的层间介质层121作为一个整体描述，也即后续提到的堆叠
结构12的最顶部层间介质层121包括图3和图4中的顶部层间介质层121和第一盖层13，所述
堆叠结构12的表面也即所述第一盖层13的表面。
第一盖层13的材料例如可以是氧化物，譬如氧化硅，后文为了描述方便，可以将所述第一盖
层13和所述堆叠结构12的顶部的层间介质层121作为一个整体描述，也即后续提到的堆叠
结构12的最顶部层间介质层121包括图3和图4中的顶部层间介质层121和第一盖层13，所述
堆叠结构12的表面也即所述第一盖层13的表面。
[0162] 需要说明的是，在本实施例中，是在步骤S103之前于所述堆叠结构12的核心区域中还形成有垂直沟道结构14，但可以理解的是，在其他实施例中，也可以是在步骤S103之后
于所述堆叠结构12的核心区域中还形成有垂直沟道结构14，也即可以先在所述阶梯区域的
所述第二连接区Z2中形成沿所述第一方向延伸的包括若干台阶的阶梯槽15之后，再于所述
堆叠结构12的核心区域中还形成有垂直沟道结构14。
于所述堆叠结构12的核心区域中还形成有垂直沟道结构14，也即可以先在所述阶梯区域的
所述第二连接区Z2中形成沿所述第一方向延伸的包括若干台阶的阶梯槽15之后，再于所述
堆叠结构12的核心区域中还形成有垂直沟道结构14。
[0163] 接着请参阅图3‑6，执行步骤S103、于所述阶梯区域的所述第二连接区Z2中形成沿所述第一方向延伸的阶梯槽15，所述阶梯槽15包括若干第一台阶以及若干第二台阶，所述
第一台阶位于所述第一台阶分区Z21，所述第二台阶位于所述第二台阶分区Z21，在自所述
堆叠结构12指向所述半导体衬底10的方向上，同级的所述第一台阶和所述第二台阶的顶面
分别显露出位于不同层的所述牺牲层122的表面。需要说明的是，在步骤S103中，位于所述
第二连接区Z2两侧的所述第一连接区Z1和所述第三连接区Z3中不形成台阶，在后续步骤
S109中，所述第一连接区Z1和所述第三连接区Z3以及所述第二连接区Z2边缘部分的牺牲层
122会被替换为栅极导电部301，作为图34所示的墙(Wall)结构，可以利用该墙结构进行连
线，这将在后文中进行阐述。
第一台阶位于所述第一台阶分区Z21，所述第二台阶位于所述第二台阶分区Z21，在自所述
堆叠结构12指向所述半导体衬底10的方向上，同级的所述第一台阶和所述第二台阶的顶面
分别显露出位于不同层的所述牺牲层122的表面。需要说明的是，在步骤S103中，位于所述
第二连接区Z2两侧的所述第一连接区Z1和所述第三连接区Z3中不形成台阶，在后续步骤
S109中，所述第一连接区Z1和所述第三连接区Z3以及所述第二连接区Z2边缘部分的牺牲层
122会被替换为栅极导电部301，作为图34所示的墙(Wall)结构，可以利用该墙结构进行连
线，这将在后文中进行阐述。
[0164] 具体地，在步骤S103中，例如首先可通过使用图案化掩膜(未示出)对所述堆叠结构12进行重复的蚀刻‑修剪工艺而于所述第二连接区Z2中形成若干沿第一方向延伸的第一
初始台阶和若干第二初始台阶，所述第一初始台阶位于所述第一台阶分区Z21，所述第二初
始台阶位于所述第二台阶分区Z21，在自所述堆叠结构12指向所述半导体衬底10的方向上，
同级的所述第一初始台阶和所述第二初始台阶的顶面分别显露出位于不同层的所述层间
介质层121的端部(请参阅图3和图4)，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的
聚合物材料，所述图案化掩模可以在形成台阶之后被去除；然后，蚀刻去被所述第一初始台
阶和所述第二初始台阶的顶面显露出所述层间介质层121的端部，以显露出所述堆叠结构
12的牺牲层122的端部表面，从而在所述第一台阶分区Z21形成若干第一台阶，在所述第二
台阶分区Z21形成若干第二台阶(参见附图5和图6)。在本发明中，每个第一台阶和每个第二
台阶至少包括一个层级，每个层级定义为一对堆叠的牺牲层122和层间介质层121；作为示
例，图3和图4中只示出了每个第一台阶和每个第二台阶包含一个层级的情形。作为示例，图
3只示出了包含5个第一台阶，以及4个第二台阶的情形，可以理解的是，所述第一台阶的个
数和所述第二台阶的个数可以根据需要来调整，这主要取决于堆叠结构12中牺牲层122的
个数，以及每个第一台阶包含的层级数。
初始台阶和若干第二初始台阶，所述第一初始台阶位于所述第一台阶分区Z21，所述第二初
始台阶位于所述第二台阶分区Z21，在自所述堆叠结构12指向所述半导体衬底10的方向上，
同级的所述第一初始台阶和所述第二初始台阶的顶面分别显露出位于不同层的所述层间
介质层121的端部(请参阅图3和图4)，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的
聚合物材料，所述图案化掩模可以在形成台阶之后被去除；然后，蚀刻去被所述第一初始台
阶和所述第二初始台阶的顶面显露出所述层间介质层121的端部，以显露出所述堆叠结构
12的牺牲层122的端部表面，从而在所述第一台阶分区Z21形成若干第一台阶，在所述第二
台阶分区Z21形成若干第二台阶(参见附图5和图6)。在本发明中，每个第一台阶和每个第二
台阶至少包括一个层级，每个层级定义为一对堆叠的牺牲层122和层间介质层121；作为示
例，图3和图4中只示出了每个第一台阶和每个第二台阶包含一个层级的情形。作为示例，图
3只示出了包含5个第一台阶，以及4个第二台阶的情形，可以理解的是，所述第一台阶的个
数和所述第二台阶的个数可以根据需要来调整，这主要取决于堆叠结构12中牺牲层122的
个数，以及每个第一台阶包含的层级数。
[0165] 接着请参阅图7‑12，执行步骤S104、于被所述第一台阶和第二台阶显露出的所述牺牲层122的表面形成蚀刻缓冲层18。具体地，可以先分别于被所述第一台阶和第二台阶的
顶面显露出的所述牺牲层122的表面形成多晶硅过渡层17(对应图9和图10)；接着于所述多
晶硅过渡层17的表面通过沉积工艺形成金属层；然后进行退火处理，以使所述金属层与所
述多晶硅过渡层17形成硅金属合金(MxSiy)，所述硅金属合金作为所述蚀刻缓冲层18(对应
图11和图12)。作为示例，所述退火处理的温度介于400‑1100°之间，退火的时间介于1‑
20min之间。作为示例，所述金属层M的材料包括钴、镍、铂中的一种或至少两种的组合。需要
说明的是，在其他实施例中，也可以采用其他合适的制备工艺于被所述第一台阶和第二台
阶显露出的所述牺牲层122的表面形成硅金属合金(MxSiy)作为蚀刻缓冲层18。
顶面显露出的所述牺牲层122的表面形成多晶硅过渡层17(对应图9和图10)；接着于所述多
晶硅过渡层17的表面通过沉积工艺形成金属层；然后进行退火处理，以使所述金属层与所
述多晶硅过渡层17形成硅金属合金(MxSiy)，所述硅金属合金作为所述蚀刻缓冲层18(对应
图11和图12)。作为示例，所述退火处理的温度介于400‑1100°之间，退火的时间介于1‑
20min之间。作为示例，所述金属层M的材料包括钴、镍、铂中的一种或至少两种的组合。需要
说明的是，在其他实施例中，也可以采用其他合适的制备工艺于被所述第一台阶和第二台
阶显露出的所述牺牲层122的表面形成硅金属合金(MxSiy)作为蚀刻缓冲层18。
[0166] 在步骤S104的一可选实施例中，在于所述多晶硅过渡层17的表面通过沉积工艺形成金属层时，由于所述金属层也形成于堆叠结构12的整个表面，因此在进行退火处理后，还
需要蚀刻去除位于多晶硅过渡层17之外区域的金属层的步骤。
需要蚀刻去除位于多晶硅过渡层17之外区域的金属层的步骤。
[0167] 在一可选实施例中，步骤S104还可进一步包括，先于所述阶梯槽15的侧壁形成侧壁间隔层16的步骤(对应图7和图8)，然后于被形成有所述侧壁间隔层16的所述第一台阶和
第二台阶的顶面显露出的所述牺牲层122的表面形成所述蚀刻缓冲层18；其中，所述侧壁间
隔层16将所述第一台阶分区Z21和所述第二台阶分区Z21分隔开来，所述侧壁间隔层16形成
于所述阶梯槽15各台阶(第一台阶和第二台阶)的侧壁上，也即所述侧壁间隔层16形成于被
各台阶的侧壁暴露的层间介质层121和牺牲层122的共同侧壁上。作为示例，所述侧壁间隔
层16的材料例如可采用氧化物，譬如二氧化硅。
第二台阶的顶面显露出的所述牺牲层122的表面形成所述蚀刻缓冲层18；其中，所述侧壁间
隔层16将所述第一台阶分区Z21和所述第二台阶分区Z21分隔开来，所述侧壁间隔层16形成
于所述阶梯槽15各台阶(第一台阶和第二台阶)的侧壁上，也即所述侧壁间隔层16形成于被
各台阶的侧壁暴露的层间介质层121和牺牲层122的共同侧壁上。作为示例，所述侧壁间隔
层16的材料例如可采用氧化物，譬如二氧化硅。
[0168] 需要说明的是，由于在步骤S104中，在第一台阶和第二台阶的表面形成蚀刻缓冲层18时，不希望蚀刻缓冲层形成于掺杂阱102的表面，故可以在步骤S103中对最底部的第一
台阶(以在自所述堆叠结构12指向所述半导体衬底10的方向上，同级的所述第一台阶顶面
比所述第二台阶的顶面高一个层级时为例)进行蚀刻时，蚀刻停止于堆叠结构12的最底部
层间介质层121中，并不对牺牲外延层11及下方的半导体衬底10进行蚀刻(对应图9)，而是
在于被所述第一台阶和第二台阶显露出的所述牺牲层122的表面形成蚀刻缓冲层18的步骤
之后，对最底部第一台阶进行蚀刻，蚀刻停止于半导体衬底10的掺杂阱102。
台阶(以在自所述堆叠结构12指向所述半导体衬底10的方向上，同级的所述第一台阶顶面
比所述第二台阶的顶面高一个层级时为例)进行蚀刻时，蚀刻停止于堆叠结构12的最底部
层间介质层121中，并不对牺牲外延层11及下方的半导体衬底10进行蚀刻(对应图9)，而是
在于被所述第一台阶和第二台阶显露出的所述牺牲层122的表面形成蚀刻缓冲层18的步骤
之后，对最底部第一台阶进行蚀刻，蚀刻停止于半导体衬底10的掺杂阱102。
[0169] 接着请参阅图13和图14，执行步骤S105、于形成有所述蚀刻缓冲层18的所述阶梯区域中形成接触孔20，所述接触孔20显露所述蚀刻缓冲层18或贯穿所述蚀刻缓冲层18，其
中，所述接触孔20分别位于所述阶梯区域的所述第二连接区Z2的所述第一台阶分区Z21和
所述第二台阶分区Z21。具体地，可以首先于形成有蚀刻缓冲层18的所述阶梯区域的第二连
接区Z2的阶梯槽15中填充阶梯覆盖层19，其材料例如可以是二氧化硅；然后通过光刻和蚀
刻工艺向下蚀刻所述阶梯覆盖层19，以于所述阶梯区域的阶梯覆盖层19中形成若干接触孔
20，所述接触孔20可显露所述蚀刻缓冲层18或贯穿所述蚀刻缓冲层18。需要说明的是，形成
于所述阶梯区域中的接触孔20中全部或者部分用于后续填充导电材料形成连接柱32，而剩
余的接触孔20作为伪接触孔20后续用于通过填充填孔氧化层24来形成伪连接柱。
中，所述接触孔20分别位于所述阶梯区域的所述第二连接区Z2的所述第一台阶分区Z21和
所述第二台阶分区Z21。具体地，可以首先于形成有蚀刻缓冲层18的所述阶梯区域的第二连
接区Z2的阶梯槽15中填充阶梯覆盖层19，其材料例如可以是二氧化硅；然后通过光刻和蚀
刻工艺向下蚀刻所述阶梯覆盖层19，以于所述阶梯区域的阶梯覆盖层19中形成若干接触孔
20，所述接触孔20可显露所述蚀刻缓冲层18或贯穿所述蚀刻缓冲层18。需要说明的是，形成
于所述阶梯区域中的接触孔20中全部或者部分用于后续填充导电材料形成连接柱32，而剩
余的接触孔20作为伪接触孔20后续用于通过填充填孔氧化层24来形成伪连接柱。
[0170] 于形成有所述蚀刻缓冲层18的所述阶梯区域中形成接触孔20的步骤中，还包括于所述阶梯区域中形成掺杂阱接触孔20的步骤，所述掺杂阱接触孔20显露出所述半导体衬底
10中的掺杂阱；所述掺杂阱接触孔20用于在后续于所述掺杂阱接触孔20中形成掺杂阱连接
柱32在所述利用导电材料替换所述接触孔20中的所述填孔牺牲层36，以形成连接柱32的步
骤(步骤S110)的同时，于所述掺杂阱接触孔20中形成掺杂阱连接柱32。
10中的掺杂阱；所述掺杂阱接触孔20用于在后续于所述掺杂阱接触孔20中形成掺杂阱连接
柱32在所述利用导电材料替换所述接触孔20中的所述填孔牺牲层36，以形成连接柱32的步
骤(步骤S110)的同时，于所述掺杂阱接触孔20中形成掺杂阱连接柱32。
[0171] 需要说明的是，在附图13中，从左向右，除过第一个接触孔20(作为掺杂阱接触孔20)和第二个接触孔20(形成于堆叠结构12最底部牺牲层122的被台阶显露出的表面)外，其
他各所述接触孔20贯穿所述蚀刻缓冲层18后向下还蚀刻穿透了底部的至少两层牺牲层122
及两者之间的层间介质层121，这是为了便于说明本发明的技术方案即使接触孔20蚀刻过
程中发生过蚀刻，后续在接触孔20中形成的接触柱也不会导致不同层的字线桥接(Word
Line Bridge)，在实际制备过程中，所述接触孔20的底部也可以是直接停止于所述蚀刻缓
冲层18的表面。
他各所述接触孔20贯穿所述蚀刻缓冲层18后向下还蚀刻穿透了底部的至少两层牺牲层122
及两者之间的层间介质层121，这是为了便于说明本发明的技术方案即使接触孔20蚀刻过
程中发生过蚀刻，后续在接触孔20中形成的接触柱也不会导致不同层的字线桥接(Word
Line Bridge)，在实际制备过程中，所述接触孔20的底部也可以是直接停止于所述蚀刻缓
冲层18的表面。
[0172] 请参阅图13和图14中，在步骤S105的一个优选方案中，可通过光刻和蚀刻工艺向下蚀刻所述阶梯覆盖层19，以同时于所述阶梯区域的阶梯覆盖层19中形成若干接触孔20和
若干伪沟道孔(用于后续形成伪沟道结构，见下文相关部分描述)，其中，所述伪沟道孔依次
贯穿位于所述第一连接区Z1和/或所述第三连接区Z3的所述堆叠结构12及所述外延牺牲层
11，所述伪沟道孔位于所述阶梯区域的所述第一连接区Z1和第三连接区Z3，也即所述伪沟
道孔形成于所述第一连接区Z1和/或所述第三连接区Z3中。需要说明的是，现有制备工艺
中，由于每个台阶距离堆叠结构12顶部的距离不同，也即蚀刻距离不同，每个台阶处的接触
孔20需要在不同的蚀刻过程中分别蚀刻完成，而且接触孔20和伪沟道孔也是分别进行蚀刻
完成，而在本发明的台阶表面设置了蚀刻缓冲层18，不仅可以在一个蚀刻工艺过程中完成
所有接触孔20的蚀刻，而且接触孔20和伪沟道孔的蚀刻可以采用同一掩膜并且同一蚀刻步
骤中完成，所述伪沟道孔和接触孔20具有基本相同的临界尺寸CD，所不同的是深度不同，这
不仅简化了工艺步骤，降低了接触孔20的蚀刻难度，并且节约了成本。可以理解的是，在一
些实施例中，所述伪沟道孔和所述接触孔20也可以在通过两道独立的蚀刻工序来完成。
若干伪沟道孔(用于后续形成伪沟道结构，见下文相关部分描述)，其中，所述伪沟道孔依次
贯穿位于所述第一连接区Z1和/或所述第三连接区Z3的所述堆叠结构12及所述外延牺牲层
11，所述伪沟道孔位于所述阶梯区域的所述第一连接区Z1和第三连接区Z3，也即所述伪沟
道孔形成于所述第一连接区Z1和/或所述第三连接区Z3中。需要说明的是，现有制备工艺
中，由于每个台阶距离堆叠结构12顶部的距离不同，也即蚀刻距离不同，每个台阶处的接触
孔20需要在不同的蚀刻过程中分别蚀刻完成，而且接触孔20和伪沟道孔也是分别进行蚀刻
完成，而在本发明的台阶表面设置了蚀刻缓冲层18，不仅可以在一个蚀刻工艺过程中完成
所有接触孔20的蚀刻，而且接触孔20和伪沟道孔的蚀刻可以采用同一掩膜并且同一蚀刻步
骤中完成，所述伪沟道孔和接触孔20具有基本相同的临界尺寸CD，所不同的是深度不同，这
不仅简化了工艺步骤，降低了接触孔20的蚀刻难度，并且节约了成本。可以理解的是，在一
些实施例中，所述伪沟道孔和所述接触孔20也可以在通过两道独立的蚀刻工序来完成。
[0173] 请参阅图15‑20，执行步骤S106，于至少部分所述接触孔20中填充填孔牺牲层36，而于形成有所述侧壁氧化层22的所述伪沟道孔及未填充所述填孔牺牲层36的所述接触孔
20中填充填孔氧化层24，分别作为伪沟道结构和伪连接柱，所述伪沟道结构及伪连接柱可
作为机械支撑部件，防止存储器件的坍塌，其中，所述第一台阶分区Z21和所述第二台阶分
区Z21中至少存在一填充有所述填孔牺牲层36的所述接触孔20。具体地，步骤S106包括：步
骤S1061、于各所述接触孔20和各伪沟道孔中填充填孔牺牲层36(对应图16和图17)；步骤
S1062、于步骤S1061形成的堆叠结构12表面形成图案化掩膜层23，图案化掩膜层23中的开
口暴露出所述伪沟道孔以及部分作为伪接触孔20(伪接触孔20的个数也可以为零，也即不
设置伪接触孔20)(对应图18)；步骤S1063、基于所述图案化掩膜蚀刻去除所述伪沟道孔及
伪接触孔20中填充的填孔牺牲层36，以重新打开所述伪沟道孔和所述伪接触孔20(对应图
19)，而后续用于形成连接柱32的接触孔20中的填孔牺牲层36不被去除；步骤S1064、于通过
蚀刻工艺(譬如干法蚀刻或湿法蚀刻)重新打开的所述伪沟道孔及未填充所述填孔牺牲层
36的所述伪接触孔20中填充填孔氧化层24，所述填孔氧化层24形成于所述伪沟道孔中、所
述伪接触孔20以及所述堆叠结构12的顶部表面(对应图20)。作为示例，所述填孔牺牲层36
的材料例如可以是多晶硅，所述填孔氧化层24例如可以是氧化硅。作为示例，请参阅图19，
沿第二方向，每个台阶上设置有6个接触孔20(当然也可以是其他合适的个数，但必须大于
2)，其中，从左到右，第1，2，5，6个接触孔20作为伪接触孔20，而第3和第4个接触孔20作为形
成连接柱32的接触孔20，也即所述第一台阶和所述第二台阶上至少存在一用于形成连接柱
32的接触孔20，将后续用于形成连接柱32的接触孔20设置于所述第二区域的中部，可以避
免后续基于栅线隔离槽25去除堆叠结构12的牺牲层122形成的栅线间隙与用于形成连接柱
32的接触孔20接触，也即可以避免后续形成的连接柱32与形成于栅线间隙中的栅极层的栅
极导电部301的接触。
20中填充填孔氧化层24，分别作为伪沟道结构和伪连接柱，所述伪沟道结构及伪连接柱可
作为机械支撑部件，防止存储器件的坍塌，其中，所述第一台阶分区Z21和所述第二台阶分
区Z21中至少存在一填充有所述填孔牺牲层36的所述接触孔20。具体地，步骤S106包括：步
骤S1061、于各所述接触孔20和各伪沟道孔中填充填孔牺牲层36(对应图16和图17)；步骤
S1062、于步骤S1061形成的堆叠结构12表面形成图案化掩膜层23，图案化掩膜层23中的开
口暴露出所述伪沟道孔以及部分作为伪接触孔20(伪接触孔20的个数也可以为零，也即不
设置伪接触孔20)(对应图18)；步骤S1063、基于所述图案化掩膜蚀刻去除所述伪沟道孔及
伪接触孔20中填充的填孔牺牲层36，以重新打开所述伪沟道孔和所述伪接触孔20(对应图
19)，而后续用于形成连接柱32的接触孔20中的填孔牺牲层36不被去除；步骤S1064、于通过
蚀刻工艺(譬如干法蚀刻或湿法蚀刻)重新打开的所述伪沟道孔及未填充所述填孔牺牲层
36的所述伪接触孔20中填充填孔氧化层24，所述填孔氧化层24形成于所述伪沟道孔中、所
述伪接触孔20以及所述堆叠结构12的顶部表面(对应图20)。作为示例，所述填孔牺牲层36
的材料例如可以是多晶硅，所述填孔氧化层24例如可以是氧化硅。作为示例，请参阅图19，
沿第二方向，每个台阶上设置有6个接触孔20(当然也可以是其他合适的个数，但必须大于
2)，其中，从左到右，第1，2，5，6个接触孔20作为伪接触孔20，而第3和第4个接触孔20作为形
成连接柱32的接触孔20，也即所述第一台阶和所述第二台阶上至少存在一用于形成连接柱
32的接触孔20，将后续用于形成连接柱32的接触孔20设置于所述第二区域的中部，可以避
免后续基于栅线隔离槽25去除堆叠结构12的牺牲层122形成的栅线间隙与用于形成连接柱
32的接触孔20接触，也即可以避免后续形成的连接柱32与形成于栅线间隙中的栅极层的栅
极导电部301的接触。
[0174] 需要说明的是，当所述填孔牺牲层36的材料采用多晶硅时，由于外延牺牲层11以及掺杂阱的材质也为多晶硅，于各所述接触孔20和各伪沟道孔中填充填孔牺牲层36之前还
需要先通过热氧化工艺于被所述伪沟道孔显露的所述外延牺牲层11的侧壁表面及所述半
导体衬底10的侧壁表面形成侧壁氧化层22(譬如氧化硅)，从而可以避免在步骤S1064中通
过蚀刻工艺重新打开所述伪沟道孔和所述伪接触孔20的过程中，对所述外延牺牲层11及所
述掺杂阱的蚀刻。
需要先通过热氧化工艺于被所述伪沟道孔显露的所述外延牺牲层11的侧壁表面及所述半
导体衬底10的侧壁表面形成侧壁氧化层22(譬如氧化硅)，从而可以避免在步骤S1064中通
过蚀刻工艺重新打开所述伪沟道孔和所述伪接触孔20的过程中，对所述外延牺牲层11及所
述掺杂阱的蚀刻。
[0175] 请参阅附图21，执行步骤S107，于所述堆叠结构12中形成沿第一方向延伸并贯穿所述堆叠结构12的栅线隔离槽25，所述栅线隔离槽25显露出所述外延牺牲层11。具体地，例
如可采用光刻和干法刻蚀工艺于所述堆叠结构12中形成沿厚度方向贯穿所述堆叠结构12
的栅线隔离槽25，所述栅线隔离槽25显露出所述外延牺牲层11，所述阶梯区域介于相邻的
两个栅线隔离槽25之间，所述阶梯区域的第一连接区Z1和第三连接区Z3的未与第二连接区
Z2的一侧分别与所述栅线隔离槽25临接。需要说明的是，位于核心区中的相邻的两个栅线
隔离槽25之间还可以进一步包括若干个间隔更小的栅线隔离槽25，以便于将堆叠结构12核
心区域的牺牲层122去除干净。
如可采用光刻和干法刻蚀工艺于所述堆叠结构12中形成沿厚度方向贯穿所述堆叠结构12
的栅线隔离槽25，所述栅线隔离槽25显露出所述外延牺牲层11，所述阶梯区域介于相邻的
两个栅线隔离槽25之间，所述阶梯区域的第一连接区Z1和第三连接区Z3的未与第二连接区
Z2的一侧分别与所述栅线隔离槽25临接。需要说明的是，位于核心区中的相邻的两个栅线
隔离槽25之间还可以进一步包括若干个间隔更小的栅线隔离槽25，以便于将堆叠结构12核
心区域的牺牲层122去除干净。
[0176] 请参阅图22‑25，执行步骤S108，基于所述栅线隔离槽25去除所述堆叠结构12中的所述牺牲层122，以形成栅极间隙29，所述栅极间隙29显露出所述蚀刻缓冲层18的部分端
部，可以保证后续填充于栅极间隙29中的栅极导电部301与所述蚀刻缓冲层18接触，并且位
于所述阶梯区域的第二连接区Z2中部的所述牺牲层122被保留，这可保证后续形成的连接
柱32即使穿通蚀刻缓冲层18之后进入栅极层时，连接柱32也被残留的牺牲层122(作为栅极
层的栅极绝缘部)包覆，而不与栅极层的栅极导电部301接触。具体地，例如可采用蚀刻工艺
(例如湿法蚀刻)去除所述堆叠结构12中的核心区域，阶梯区域的第一连接区Z1、第三连接
区Z3以及所述第二连接区Z2的靠近所述第一连接区Z1和靠近所述第二连接区Z2的边缘区
域的所述牺牲层122被去除，而位于所述第二连接区Z2中部区域的所述牺牲层122被保留，
其作为栅极层的栅极绝缘部，从而在栅极间隙29中形成栅极层的栅极导电部301后(请参阅
步骤S109，以及图2，图21‑30)，栅极导电部301在所述第二连接区Z2的第二方向(Y方向)的
两侧的边缘区处与蚀刻缓冲层18连接，这样就可以通过蚀刻缓冲层18将接触孔20中的连接
柱32与栅极层的电连接，换句话说，连接柱32可通过蚀刻缓冲层18将位于附图34中的墙结
构(也即第一连接区Z1或/和第二连接区Z2)中对应层的栅极导电部引出。需要说明的是，所
述栅极导电部301在所述第二连接区Z2的第一方向(X方向)的两侧的边缘区域与蚀刻缓冲
层18可以连接也可以不连接，其中，图2中示出了不连接的情形，而在图26中示出了除位于
最顶部台阶上的蚀刻缓冲层18在第二连接区Z2的第一方向的两侧的边缘区域与最顶部栅
极层的栅极导电部301连接外(此时，需要保证最顶部台阶上的用于形成连接柱32的接触孔
20在所述栅极层上的投影位于所述栅极绝缘部内)，其他台阶上的蚀刻缓冲层18均在第二
连接区Z2的第一方向的两侧的边缘区域与对应的栅极层的栅极导电部301在不连接。在本
发明的一个可选实施例中，基于所述栅线隔离槽25去除所述堆叠结构12中的所述牺牲层
122，以形成栅极间隙29的步骤之前还包括，基于所述栅线隔离槽25去除所述外延牺牲层11
以形成外延间隙27，并通过外延工艺SEG于所述外延间隙27中形成外延层28的步骤(对应图
22‑24)。基于所述栅线隔离槽25去除所述外延牺牲层11以形成外延间隙27，并于所述外延
间隙27中形成外延层28的步骤进一步包括：于所述栅线隔离槽25的内壁及堆叠结构12表面
的填孔氧化层24上形成侧壁保护层26(对应图22)，蚀刻去除位于栅线隔离槽25底部的侧壁
保护层26，以于所述栅线隔离槽25的侧壁形成侧壁保护层26；基于形成有所述侧壁保护层
26的所述栅线隔离槽25去除所述外延牺牲层11，被所述外延牺牲层11包围部分的所述垂直
沟道结构14的功能侧壁层142，以及外延牺牲层11与掺杂阱之间的氧化硅层103，以形成所
述外延间隙27(对应图23)。作为示例，所述侧壁保护层26依次包括氮化层‑氧化层‑氮化层
构成的侧壁保护层26，所述氮化层261(譬如氮化硅)‑氧化层262(譬如氧化硅)‑氮化层261
构成的侧壁保护层26是为了和移除垂直沟道结构14侧壁的功能侧壁层142(ONO层)相配套。
部，可以保证后续填充于栅极间隙29中的栅极导电部301与所述蚀刻缓冲层18接触，并且位
于所述阶梯区域的第二连接区Z2中部的所述牺牲层122被保留，这可保证后续形成的连接
柱32即使穿通蚀刻缓冲层18之后进入栅极层时，连接柱32也被残留的牺牲层122(作为栅极
层的栅极绝缘部)包覆，而不与栅极层的栅极导电部301接触。具体地，例如可采用蚀刻工艺
(例如湿法蚀刻)去除所述堆叠结构12中的核心区域，阶梯区域的第一连接区Z1、第三连接
区Z3以及所述第二连接区Z2的靠近所述第一连接区Z1和靠近所述第二连接区Z2的边缘区
域的所述牺牲层122被去除，而位于所述第二连接区Z2中部区域的所述牺牲层122被保留，
其作为栅极层的栅极绝缘部，从而在栅极间隙29中形成栅极层的栅极导电部301后(请参阅
步骤S109，以及图2，图21‑30)，栅极导电部301在所述第二连接区Z2的第二方向(Y方向)的
两侧的边缘区处与蚀刻缓冲层18连接，这样就可以通过蚀刻缓冲层18将接触孔20中的连接
柱32与栅极层的电连接，换句话说，连接柱32可通过蚀刻缓冲层18将位于附图34中的墙结
构(也即第一连接区Z1或/和第二连接区Z2)中对应层的栅极导电部引出。需要说明的是，所
述栅极导电部301在所述第二连接区Z2的第一方向(X方向)的两侧的边缘区域与蚀刻缓冲
层18可以连接也可以不连接，其中，图2中示出了不连接的情形，而在图26中示出了除位于
最顶部台阶上的蚀刻缓冲层18在第二连接区Z2的第一方向的两侧的边缘区域与最顶部栅
极层的栅极导电部301连接外(此时，需要保证最顶部台阶上的用于形成连接柱32的接触孔
20在所述栅极层上的投影位于所述栅极绝缘部内)，其他台阶上的蚀刻缓冲层18均在第二
连接区Z2的第一方向的两侧的边缘区域与对应的栅极层的栅极导电部301在不连接。在本
发明的一个可选实施例中，基于所述栅线隔离槽25去除所述堆叠结构12中的所述牺牲层
122，以形成栅极间隙29的步骤之前还包括，基于所述栅线隔离槽25去除所述外延牺牲层11
以形成外延间隙27，并通过外延工艺SEG于所述外延间隙27中形成外延层28的步骤(对应图
22‑24)。基于所述栅线隔离槽25去除所述外延牺牲层11以形成外延间隙27，并于所述外延
间隙27中形成外延层28的步骤进一步包括：于所述栅线隔离槽25的内壁及堆叠结构12表面
的填孔氧化层24上形成侧壁保护层26(对应图22)，蚀刻去除位于栅线隔离槽25底部的侧壁
保护层26，以于所述栅线隔离槽25的侧壁形成侧壁保护层26；基于形成有所述侧壁保护层
26的所述栅线隔离槽25去除所述外延牺牲层11，被所述外延牺牲层11包围部分的所述垂直
沟道结构14的功能侧壁层142，以及外延牺牲层11与掺杂阱之间的氧化硅层103，以形成所
述外延间隙27(对应图23)。作为示例，所述侧壁保护层26依次包括氮化层‑氧化层‑氮化层
构成的侧壁保护层26，所述氮化层261(譬如氮化硅)‑氧化层262(譬如氧化硅)‑氮化层261
构成的侧壁保护层26是为了和移除垂直沟道结构14侧壁的功能侧壁层142(ONO层)相配套。
[0177] 请参阅图26，执行步骤S109，于所述栅极间隙29中形成栅极导电部301，其中，所述栅极导电部301与所述蚀刻缓冲层18连接，所述栅极导电部301与同一层保留的牺牲层122
(栅极绝缘部)共同作为栅极层，所述栅极层与层间介质层121构成栅极叠层结构30。作为示
例，所述栅极导电部301的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。
(栅极绝缘部)共同作为栅极层，所述栅极层与层间介质层121构成栅极叠层结构30。作为示
例，所述栅极导电部301的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。
[0178] 在本发明中，所述于所述栅极间隙29中形成栅极层的步骤之后，还包括于所述栅线隔离槽25中填充隔离槽填充层31的步骤(对应图27和28)，所述隔离槽填充层31贯穿所述
栅极叠层结构30，且所述隔离槽填充层31的底部与所述外延层28接触。作为示例，所述隔离
槽填充层31的材料包括氮化硅或氧化硅。
栅极叠层结构30，且所述隔离槽填充层31的底部与所述外延层28接触。作为示例，所述隔离
槽填充层31的材料包括氮化硅或氧化硅。
[0179] 请参阅图27‑30，执行步骤S110，利用导电材料替换所述接触孔20中的所述填孔牺牲层36，以形成连接柱32，所述连接柱32在所述栅极层上的投影位于所述栅极层的所述栅
极绝缘部内部，从而即使接触孔20过蚀刻(Punch)时，所述连接柱32也不与所述栅极层的栅
极导电部301接触，避免不同层的字线桥接，所述连接柱32用于将对应台阶的栅极层引出。
具体地，步骤S110包括，步骤S1101，于所述栅线隔离槽25中填充隔离槽填充层31的步骤(对
应图27和28)；步骤S1102，采用化学机械研磨CMP工艺去除位于堆叠结构12表面的填孔氧化
层24，以显露出填充有填孔牺牲层36的接触孔20；步骤S1103；蚀刻去除接触孔20中的填孔
氧化层24，以重新打开所述接触孔20；步骤S1104；于重新打开的所述接触孔20和所述堆叠
结构12的表面填充导电材料，采用化学机械研磨CMP去除位于堆叠结构12表面的导电材料，
从而于重新打开的所述接触孔20中形成连接柱32。作为示例，所述隔离槽填充层31的材料
包括氮化硅或氧化硅。作为示例，所述连接柱32的材料例如可以是氮化钛及钨复合层，或其
他合适的导电材料。
极绝缘部内部，从而即使接触孔20过蚀刻(Punch)时，所述连接柱32也不与所述栅极层的栅
极导电部301接触，避免不同层的字线桥接，所述连接柱32用于将对应台阶的栅极层引出。
具体地，步骤S110包括，步骤S1101，于所述栅线隔离槽25中填充隔离槽填充层31的步骤(对
应图27和28)；步骤S1102，采用化学机械研磨CMP工艺去除位于堆叠结构12表面的填孔氧化
层24，以显露出填充有填孔牺牲层36的接触孔20；步骤S1103；蚀刻去除接触孔20中的填孔
氧化层24，以重新打开所述接触孔20；步骤S1104；于重新打开的所述接触孔20和所述堆叠
结构12的表面填充导电材料，采用化学机械研磨CMP去除位于堆叠结构12表面的导电材料，
从而于重新打开的所述接触孔20中形成连接柱32。作为示例，所述隔离槽填充层31的材料
包括氮化硅或氧化硅。作为示例，所述连接柱32的材料例如可以是氮化钛及钨复合层，或其
他合适的导电材料。
[0180] 在步骤S110中，在所述利用导电材料替换所述接触孔20中的所述填孔牺牲层36，以形成连接柱32的步骤中，也于所述掺杂阱接触孔20中形成掺杂阱连接柱32。
[0181] 请参阅图31‑33，在一可选实施例中，所述利用导电材料替换所述接触孔20中的所述填孔牺牲层36，以形成连接柱32的步骤之后还包括，于栅极叠层结构30的表面形成第二
盖层35，并利用光刻工艺于所述第二盖层35中形成暴露所述连接柱32及所述垂直沟道结构
14的开口，于所述开口中填充导电材料，以分别于位于所述连接柱32的顶部的开口及所述
垂直沟道结构14的顶部的开口中形成第一栓塞33和第二栓塞34，所述第一栓塞33与所述连
接柱32的顶部连接，所述第二栓塞34与所述垂直沟道结构14的沟道层143连接。作为示例，
所述第一栓塞33、所述第二栓塞34的材料例如可以是氮化钛及钨复合层，或其他合适的导
电材料。
盖层35，并利用光刻工艺于所述第二盖层35中形成暴露所述连接柱32及所述垂直沟道结构
14的开口，于所述开口中填充导电材料，以分别于位于所述连接柱32的顶部的开口及所述
垂直沟道结构14的顶部的开口中形成第一栓塞33和第二栓塞34，所述第一栓塞33与所述连
接柱32的顶部连接，所述第二栓塞34与所述垂直沟道结构14的沟道层143连接。作为示例，
所述第一栓塞33、所述第二栓塞34的材料例如可以是氮化钛及钨复合层，或其他合适的导
电材料。
[0182] 请参阅图34，图34只示出了本发明的三维存储器结构的阶梯区域的第一台阶分区Z21和第二台阶分区Z21，墙结构，以及栅线隔离槽25；其中，所述墙结构也即上文中的第一
连接区Z1和第二连接区Z2，通过引入墙结构来引线，具体地，通过形成于台阶区中各台阶上
的蚀刻缓冲层18及连接柱32将位于墙结构中的相应层的栅极层的栅极导电部引出，具体引
出方式请参见上文步骤S108的相关描述，在此不做赘述。
连接区Z1和第二连接区Z2，通过引入墙结构来引线，具体地，通过形成于台阶区中各台阶上
的蚀刻缓冲层18及连接柱32将位于墙结构中的相应层的栅极层的栅极导电部引出，具体引
出方式请参见上文步骤S108的相关描述，在此不做赘述。
[0183] 图2示出了，如图2所示，本实施例的三维存储器结构的制备方法适应于字线中间驱动(Word Line Center Driver SS)，也即阶梯区域位于相邻的两个核心区域之间；可以
理解的是，在一些实施例中，也可以适用于字线端部驱动，也即阶梯区域位于核心区域的一
侧或相对的两侧。
理解的是，在一些实施例中，也可以适用于字线端部驱动，也即阶梯区域位于核心区域的一
侧或相对的两侧。
[0184] 实施例二
[0185] 请参阅图2以及图31‑33，本发明还提供一种利用实施例一中的制备方法制备的三维存储器结构，所述三维存储器结构至少包括半导体衬底10，外延层28，栅极叠层结构30，
若干台阶(若干第一台阶和若干第二台阶)，蚀刻缓冲层18以及若干连接柱32(图2中的CT)。
本实施例的三维存储器结构可以降低阶梯区域接触孔20蚀刻的工艺难度，消除因为接触孔
20蚀刻过程中发生穿孔(Punch)时导致的不同层的字线桥接(Word Line Bridge)，提高三
维存储器件的性能。
若干台阶(若干第一台阶和若干第二台阶)，蚀刻缓冲层18以及若干连接柱32(图2中的CT)。
本实施例的三维存储器结构可以降低阶梯区域接触孔20蚀刻的工艺难度，消除因为接触孔
20蚀刻过程中发生穿孔(Punch)时导致的不同层的字线桥接(Word Line Bridge)，提高三
维存储器件的性能。
[0186] 请参阅图2以及图31‑33，在本实施例中，所述半导体衬底10包括衬底本体101，通过掺杂工艺形成于衬底本体101中掺杂阱。所述衬底本体101可以根据器件的实际需求进行
选择，所述衬底本体101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon‑on‑
insulator，绝缘体上硅)衬底或GOI(Germanium‑on‑Insulator，绝缘体上锗)衬底等等，所
述衬底本体101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟
或碳化硅等，所述半导体衬底10还可以为堆叠结构12，例如硅/锗硅叠层等。在本发明中，所
述衬底本体101例如可以选用单晶硅衬底，所述衬底本体101上可以通过P型掺杂或者N型掺
杂以形成P阱或者N阱，进而作为掺杂阱。
选择，所述衬底本体101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon‑on‑
insulator，绝缘体上硅)衬底或GOI(Germanium‑on‑Insulator，绝缘体上锗)衬底等等，所
述衬底本体101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟
或碳化硅等，所述半导体衬底10还可以为堆叠结构12，例如硅/锗硅叠层等。在本发明中，所
述衬底本体101例如可以选用单晶硅衬底，所述衬底本体101上可以通过P型掺杂或者N型掺
杂以形成P阱或者N阱，进而作为掺杂阱。
[0187] 请参阅图31‑33，在本实施例中，所述外延层28通过外延工艺SEG形成于所述半导体衬底10上，所述外延层28的材料例如可以是掺杂多晶硅，用于将垂直沟道结构14的沟道
层143与半导体衬底10的掺杂阱连接。
层143与半导体衬底10的掺杂阱连接。
[0188] 请参阅图2以及图31‑33，在本实施例中，所述栅极叠层结构30形成于所述外延层28上，所述栅极叠层结构30包括交替堆叠的层间介质层121与栅极层，所述栅极叠层结构30
包括沿第一方向依次设置的核心区域和阶梯区域，所述阶梯区域包括沿第二方向依次设置
的第一连接区Z1，第二连接区Z2以及第三连接区Z3，所述第二连接区Z2由位于其中部的侧
壁间隔层16分割成沿所述第二方向依次设置的第一台阶分区Z21和第二台阶分区Z21，其
中，各所述栅极层包括位于所述第二连接区Z2的中部的栅极绝缘部以及部分包围所述栅极
绝缘部的栅极导电部301。作为示例，所述栅极导电部301的材料例如可采用氮化钛及钨复
合层，或其他合适的导电材料。作为示例，所述栅极绝缘部的材料例如可包括氮化硅。在本
实施例中，所述第一方向也即X方向，所述第一方向平行于所述半导体衬底10，所述第二方
向也即Y方向，所述第二方向平行于所述半导体衬底10，且所述第一方向和所述第二方向呈
一定的夹角，譬如90°。需要说明的是，在本实施例中，所述栅极叠层结构30内所述栅极层的
层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构12内所述栅极层及所述层
间介质层121的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物
理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor
Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极
层及所述层间介质层121，譬如化学气相沉积法。需要说明的是，在本实施例中，所述栅极叠
层结构30的所述第二连接区Z2两侧的所述第一连接区Z1和所述第三连接区Z3中不形成台
阶，作为墙(Wall)结构，利用墙结构进行连线。需要说明的是，所述栅极叠层结构30的形成
过程及结构特征详见实施例一中的描述，在此不做赘述。
包括沿第一方向依次设置的核心区域和阶梯区域，所述阶梯区域包括沿第二方向依次设置
的第一连接区Z1，第二连接区Z2以及第三连接区Z3，所述第二连接区Z2由位于其中部的侧
壁间隔层16分割成沿所述第二方向依次设置的第一台阶分区Z21和第二台阶分区Z21，其
中，各所述栅极层包括位于所述第二连接区Z2的中部的栅极绝缘部以及部分包围所述栅极
绝缘部的栅极导电部301。作为示例，所述栅极导电部301的材料例如可采用氮化钛及钨复
合层，或其他合适的导电材料。作为示例，所述栅极绝缘部的材料例如可包括氮化硅。在本
实施例中，所述第一方向也即X方向，所述第一方向平行于所述半导体衬底10，所述第二方
向也即Y方向，所述第二方向平行于所述半导体衬底10，且所述第一方向和所述第二方向呈
一定的夹角，譬如90°。需要说明的是，在本实施例中，所述栅极叠层结构30内所述栅极层的
层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构12内所述栅极层及所述层
间介质层121的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物
理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor
Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极
层及所述层间介质层121，譬如化学气相沉积法。需要说明的是，在本实施例中，所述栅极叠
层结构30的所述第二连接区Z2两侧的所述第一连接区Z1和所述第三连接区Z3中不形成台
阶，作为墙(Wall)结构，利用墙结构进行连线。需要说明的是，所述栅极叠层结构30的形成
过程及结构特征详见实施例一中的描述，在此不做赘述。
[0189] 请参阅图31‑33，在本实施例中，所述栅极叠层结构30上还形成有第一盖层13，所述第一盖层13的材料例如可以是氧化物，譬如氧化硅，后文为了描述方便，可以将所述第一
盖层13和所述栅极叠层结构30的顶部的层间介质层121作为一个整体描述，也即后续提到
的栅极叠层结构30的顶部层间介质层121包括图31和图33中的顶部层间介质层121和第一
盖层13，所述堆叠结构12的表面也即所述第一盖层13的表面。
盖层13和所述栅极叠层结构30的顶部的层间介质层121作为一个整体描述，也即后续提到
的栅极叠层结构30的顶部层间介质层121包括图31和图33中的顶部层间介质层121和第一
盖层13，所述堆叠结构12的表面也即所述第一盖层13的表面。
[0190] 请参阅图2以及图31‑33，在本实施例中，若干第一台阶和若干第二台阶，所述第一台阶位于所述第一台阶分区Z21，所述第二台阶位于所述第二台阶分区Z21，也即第二区域
Z2中沿Y方向的截面包含通过侧壁间隔层16分割的一个第一台阶和一个第二台阶两个台阶
(见图2及图33)。在本实施例中，在自所述栅极叠层结构30指向所述半导体衬底10的方向
上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述栅极层的栅
极绝缘部的表面及部分所述栅极导电部301的表面。作为示例，每个所述台阶至少包括一个
层级，每个层级定义为一对堆叠的栅极层和层间介质层121；作为示例，图31和图33中只示
出了每个台阶包含一个层级的情形。需要说明的是，所述台阶的形成过程及结构特征详见
实施例一中的描述，在此不做赘述。
Z2中沿Y方向的截面包含通过侧壁间隔层16分割的一个第一台阶和一个第二台阶两个台阶
(见图2及图33)。在本实施例中，在自所述栅极叠层结构30指向所述半导体衬底10的方向
上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述栅极层的栅
极绝缘部的表面及部分所述栅极导电部301的表面。作为示例，每个所述台阶至少包括一个
层级，每个层级定义为一对堆叠的栅极层和层间介质层121；作为示例，图31和图33中只示
出了每个台阶包含一个层级的情形。需要说明的是，所述台阶的形成过程及结构特征详见
实施例一中的描述，在此不做赘述。
[0191] 请参阅图2以及图31‑33，所述蚀刻缓冲层18分别设置于被所述第一台阶和所述第二台阶的顶面显露出的所述栅极层的栅极绝缘部的表面及部分所述栅极导电部301的表
面。作为示例，所述蚀刻缓冲层18包括硅金属合金(MxSiy)。作为示例，所述金属层M的材料包
括钴、镍、铂中的一种或至少两种的组合。需要说明的是，所述台阶的形成过程及结构特征
详见实施例一中的描述，在此不做赘述。
面。作为示例，所述蚀刻缓冲层18包括硅金属合金(MxSiy)。作为示例，所述金属层M的材料包
括钴、镍、铂中的一种或至少两种的组合。需要说明的是，所述台阶的形成过程及结构特征
详见实施例一中的描述，在此不做赘述。
[0192] 请请参阅图2以及图31‑33，在本实施例中，若干连接柱32形成于所述蚀刻缓冲层18上，所述连接柱32靠近所述半导体衬底10的一端与所述蚀刻缓冲层18接触或者贯穿所述
蚀刻缓冲层18，且所述连接柱32在所述栅极层上的投影位于所述栅极层的所述栅极绝缘部
内，且所述第一台阶分区Z21、所述第二台阶分区Z21中至少存在一所述连接柱32，所述连接
柱32与对应台阶的顶面上的蚀刻缓冲层18连接，从而将对应的栅极层引出。作为示例，所述
连接柱32的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。需要说明的是，所
述连接柱32的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
蚀刻缓冲层18，且所述连接柱32在所述栅极层上的投影位于所述栅极层的所述栅极绝缘部
内，且所述第一台阶分区Z21、所述第二台阶分区Z21中至少存在一所述连接柱32，所述连接
柱32与对应台阶的顶面上的蚀刻缓冲层18连接，从而将对应的栅极层引出。作为示例，所述
连接柱32的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。需要说明的是，所
述连接柱32的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
[0193] 请参阅图31‑33，在一可选实施例中，所述三维存储器结构还包括掺杂阱连接柱32(图31中最左侧的一个连接柱32)，所述掺杂阱连接柱32位于所述第二连接区Z2中，且所述
掺杂阱连接柱32与所述半导体衬底10中的掺杂阱连接。
掺杂阱连接柱32与所述半导体衬底10中的掺杂阱连接。
[0194] 请参阅图2以及图31‑33，在一可选实施例中，所述的三维存储器结构还包括若干伪沟道结构(图2中的DCH)和若干伪连接柱(图2中的DCT，其个数也可以为零)，所述伪沟道
结构及伪连接柱可作为机械支撑部件，防止存储器件的坍塌；所述伪沟道结构依次贯穿位
于所述第一连接区Z1和/或所述第三连接区Z3的所述栅极叠层结构30及所述外延层28；所
述伪连接柱形成于所述蚀刻缓冲层18上，所述伪连接柱靠近所述半导体衬底10的一端与所
述蚀刻缓冲层18接触或者贯穿所述蚀刻缓冲层18。作为示例，请参阅图33，沿第二方向，第
一台阶/第二台阶上分别设置有1个连接柱32(当然也可以是其他合适的个数，但必须大于
等于1)和2个伪连接柱，其中，从左到右，第1，2，5，6个为伪连接柱，而第3和第4个伪连接柱，
也即所述第一台阶和所述第二台阶上至少存在一用于形成连接柱32的接触孔20。作为示
例，所述伪沟道结构和伪连接柱，以及连接柱32具有基本相同的临界尺寸CD，所不同的是深
度不同。需要说明的是，所述伪沟道结构和伪连接柱的形成过程及结构特征详见实施例一
中的描述，在此不做赘述。
结构及伪连接柱可作为机械支撑部件，防止存储器件的坍塌；所述伪沟道结构依次贯穿位
于所述第一连接区Z1和/或所述第三连接区Z3的所述栅极叠层结构30及所述外延层28；所
述伪连接柱形成于所述蚀刻缓冲层18上，所述伪连接柱靠近所述半导体衬底10的一端与所
述蚀刻缓冲层18接触或者贯穿所述蚀刻缓冲层18。作为示例，请参阅图33，沿第二方向，第
一台阶/第二台阶上分别设置有1个连接柱32(当然也可以是其他合适的个数，但必须大于
等于1)和2个伪连接柱，其中，从左到右，第1，2，5，6个为伪连接柱，而第3和第4个伪连接柱，
也即所述第一台阶和所述第二台阶上至少存在一用于形成连接柱32的接触孔20。作为示
例，所述伪沟道结构和伪连接柱，以及连接柱32具有基本相同的临界尺寸CD，所不同的是深
度不同。需要说明的是，所述伪沟道结构和伪连接柱的形成过程及结构特征详见实施例一
中的描述，在此不做赘述。
[0195] 请参阅图2以及图31‑33，在本实施例中，所述核心区域中设置有垂直沟道结构14(图2中的CH)，所述垂直沟道结构14依次贯穿所述栅极叠层结构30和所述外延层28，所述直
沟道结构包括沿径向由外向内依次设置的功能侧壁层142和沟道层143。所述功能侧壁层
142包括沿径向由外向内依次设置阻挡层，存储层，隧穿层。作为示例，所述阻挡层，所述隧
穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。
在一可选实施例中，所述垂直沟道结构14还包括高介电常数介质层(高K介质层，HK)，所述
高介电常数介质层包围所述功能侧壁层142，所述高介电常数介质层的材料可以是氧化铝
等。在一可选实施例中，所述垂直沟道结构14还包括插塞氧化物144，所述插塞氧化物144形
成于所述沟道层143表面，并填充于所述沟道孔内。
沟道结构包括沿径向由外向内依次设置的功能侧壁层142和沟道层143。所述功能侧壁层
142包括沿径向由外向内依次设置阻挡层，存储层，隧穿层。作为示例，所述阻挡层，所述隧
穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。
在一可选实施例中，所述垂直沟道结构14还包括高介电常数介质层(高K介质层，HK)，所述
高介电常数介质层包围所述功能侧壁层142，所述高介电常数介质层的材料可以是氧化铝
等。在一可选实施例中，所述垂直沟道结构14还包括插塞氧化物144，所述插塞氧化物144形
成于所述沟道层143表面，并填充于所述沟道孔内。
[0196] 请参阅图31‑33，在一可选实施例中，所述三维存储器结构还包括侧壁氧化层22，所述伪沟道结构依次贯穿所述栅极叠层结构30及所述外延层28并延伸进入所述半导体衬
底10中，所述侧壁氧化层22位于所述伪沟道结构的侧壁与所述半导体衬底10之间。
底10中，所述侧壁氧化层22位于所述伪沟道结构的侧壁与所述半导体衬底10之间。
[0197] 请参阅图31‑33，在一可选实施例中，所述三维存储器结构包括侧壁间隔层16，形成于所述第一台阶分区Z21中的所述第一台阶的侧壁，以及所述第二台阶分区Z21的所述第
二台阶的侧壁上。具体地，所述侧壁间隔层16形成于所述阶梯槽15各第一台阶和各第二台
阶的侧壁上，也即所述侧壁间隔层16形成于被各台阶的侧壁暴露的层间介质层121和牺牲
层122的共同侧壁上，所述侧壁间隔层16将所述第一台阶分区Z21和所述第二台阶分区Z21
分隔开来。作为示例，所述侧壁间隔层16的材料例如可采用氧化物，譬如二氧化硅。
二台阶的侧壁上。具体地，所述侧壁间隔层16形成于所述阶梯槽15各第一台阶和各第二台
阶的侧壁上，也即所述侧壁间隔层16形成于被各台阶的侧壁暴露的层间介质层121和牺牲
层122的共同侧壁上，所述侧壁间隔层16将所述第一台阶分区Z21和所述第二台阶分区Z21
分隔开来。作为示例，所述侧壁间隔层16的材料例如可采用氧化物，譬如二氧化硅。
[0198] 参阅图2以及图31‑33，在一可选实施例中，所述三维存储器结构还包括隔离槽填充层31，所述隔离槽填充层31(其形成在栅线隔离槽GLS中)贯穿所述栅极叠层结构30，且所
述隔离槽填充层31的底部与所述外延层28接触。作为示例，所述隔离槽填充层31的材料包
括氮化硅或氧化硅。
述隔离槽填充层31的底部与所述外延层28接触。作为示例，所述隔离槽填充层31的材料包
括氮化硅或氧化硅。
[0199] 请参阅图31‑33，在一可选实施例中，所述三维存储器结构还包括第二盖层35，以及第一栓塞33和第二栓塞34；所述第二盖层35覆盖于所述栅极叠层结构30上方的第一盖层
13的表面及栅极叠层结构30的阶梯区域的阶梯覆盖层19表面，所述第一栓塞33形成于所述
连接柱32的顶部，且所述第一栓塞33贯穿所述第二盖层35后与所述连接柱32连接；所述第
二栓塞34形成于所述垂直沟道结构14的顶部，且所述第二栓塞34依次贯穿所述第二盖层35
和所述第一盖层13后与所述垂直沟道结构14的沟道层143连接。作为示例，所述第一栓塞
33、所述第二栓塞34的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。
13的表面及栅极叠层结构30的阶梯区域的阶梯覆盖层19表面，所述第一栓塞33形成于所述
连接柱32的顶部，且所述第一栓塞33贯穿所述第二盖层35后与所述连接柱32连接；所述第
二栓塞34形成于所述垂直沟道结构14的顶部，且所述第二栓塞34依次贯穿所述第二盖层35
和所述第一盖层13后与所述垂直沟道结构14的沟道层143连接。作为示例，所述第一栓塞
33、所述第二栓塞34的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。
[0200] 综上所述，在本发明的三维存储器结构的制备过程中，将阶梯区域沿第二方向划分为第一连接区Z1，第二连接区Z2以及第三连接区Z3，将第二连接区Z2沿第二方向划分为
两个台阶分区，通过于被两个台阶分区的台阶的顶面显露出的堆叠结构12的牺牲层122表
面形成硅金属合金(MxSiy)蚀刻缓冲层18，于形成有蚀刻缓冲层18的阶梯区域中形成接触
孔20，并在利用栅极导电材料替换堆叠结构12的牺牲层122时，保留位于第二连接区Z2中部
的牺牲层122，并且保证栅极导电材料在第二连接区Z2的边缘与蚀刻缓冲层18电连接，这样
就可以通过蚀刻缓冲层18将接触孔20中的连接柱32与栅极层的电连接，即使发生接触孔20
蚀刻过程中穿孔(Punch)情况时，在接触孔20中形成的连接柱32不会导致不同层的字线桥
接(Word Line Bridge)现象，因此利用本发明可以降低阶梯区域接触孔20蚀刻的工艺难
度，消除因为接触孔20蚀刻过程中发生穿孔(Punch)时导致的不同层的字线桥接(Word
Line Bridge)，提高三维存储器件的性能；
两个台阶分区，通过于被两个台阶分区的台阶的顶面显露出的堆叠结构12的牺牲层122表
面形成硅金属合金(MxSiy)蚀刻缓冲层18，于形成有蚀刻缓冲层18的阶梯区域中形成接触
孔20，并在利用栅极导电材料替换堆叠结构12的牺牲层122时，保留位于第二连接区Z2中部
的牺牲层122，并且保证栅极导电材料在第二连接区Z2的边缘与蚀刻缓冲层18电连接，这样
就可以通过蚀刻缓冲层18将接触孔20中的连接柱32与栅极层的电连接，即使发生接触孔20
蚀刻过程中穿孔(Punch)情况时，在接触孔20中形成的连接柱32不会导致不同层的字线桥
接(Word Line Bridge)现象，因此利用本发明可以降低阶梯区域接触孔20蚀刻的工艺难
度，消除因为接触孔20蚀刻过程中发生穿孔(Punch)时导致的不同层的字线桥接(Word
Line Bridge)，提高三维存储器件的性能；
[0201] 在本发明的三维存储器结构的及其制备方法，由于设置了蚀刻缓冲层18，故接触孔20和伪沟道孔的蚀刻可以采用同一掩膜并且同一蚀刻步骤中完成，从而不仅简化了工艺
步骤，降低了接触孔20的蚀刻难度，并且节约了成本。
步骤，降低了接触孔20的蚀刻难度，并且节约了成本。
[0202] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。