半导体结构及其形成方法

摘要

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成半导体柱；在半导体柱的侧壁上形成侧墙层；刻蚀侧墙层和半导体柱露出的衬底，在衬底中形成凹槽；在凹槽中形成第一掺杂层；形成凹槽后，在半导体柱的顶部形成第二掺杂层。本发明实施侧墙层具有厚度，因此侧墙层使得凹槽的侧壁距离半导体柱的侧壁保持一定距离，因此凹槽的侧壁距离半导体柱的侧壁以及半导体柱的底面均具有一定的距离。第一掺杂层形成在凹槽中，因此第一掺杂层中的掺杂离子不易扩散至半导体柱中，在半导体结构工作时，第一掺杂层的耗尽层不易扩展，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：提供衬底；

在所述衬底上形成半导体柱；

在所述半导体柱的侧壁上形成侧墙层；

刻蚀所述侧墙层和所述半导体柱露出的所述衬底，在所述衬底中形成凹槽；

在所述凹槽中形成第一掺杂层，所述第一掺杂层用于作为半导体结构的源极或漏极；

形成所述凹槽后，在所述半导体柱的顶部形成第二掺杂层；

形成所述凹槽后，形成所述第一掺杂层之前，在所述凹槽的侧壁掺杂离子，形成第三掺杂区。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽后，形成所述第一掺杂层和第二掺杂层前，在所述凹槽的侧壁掺杂离子，形成第三掺杂区；

在所述半导体柱的顶部掺杂离子，形成第四掺杂区；

形成所述第一掺杂层的步骤中，所述第一掺杂层形成在所述第三掺杂区侧部的所述衬底上；

形成所述第二掺杂层的步骤中，所述第二掺杂层形成在所述第四掺杂区上。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述凹槽的侧壁以及所述半导体柱的顶部掺杂离子。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述凹槽的侧壁以及所述半导体柱的顶部掺杂离子的步骤中，掺杂离子包括C和N中的一种或两种。

5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第四掺杂区的厚度为

2纳米至4纳米。

6.如权利要求2所述的半导体结构的形成方法，其特征在于，在垂直于所述半导体柱侧壁的方向上，所述第三掺杂区的尺寸为2纳米至4纳米。

7.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂层的步骤中，所述第一掺杂层的顶面不高于所述第三掺杂区的顶面。

8.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂层和第二掺杂层后，去除所述侧墙层；

去除所述侧墙层后，在所述半导体柱的侧壁上形成栅极结构，且所述栅极结构还延伸覆盖于部分区域的所述第一掺杂层上，所述栅极结构的顶面低于所述第四掺杂区的底面，所述栅极结构的底面高于所述第三掺杂区的顶面。

9.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述半导体柱的侧壁上形成侧墙层的步骤中，在垂直于所述半导体柱侧壁的方向上，所述侧墙层的尺寸为2纳米至6纳米。

10.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料包括氧化硅、氮氧化硅和无定型碳中的一种或多种。

11.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述衬底中形成凹槽的步骤中，所述凹槽的深度为5纳米至35纳米。

12.如权利要求2所述的半导体结构的形成方法，其特征在于，提供衬底的步骤中，所述半导体柱上形成有掩膜层；

形成所述侧墙层的步骤中，所述侧墙层还形成在所述掩膜层的侧壁上；

形成所述凹槽后，形成所述第二掺杂层前，去除所述掩膜层，形成由所述侧墙层和半导体柱围成的沟槽；

形成所述第四掺杂区的步骤中，所述第四掺杂区形成在所述侧墙层露出的半导体柱的顶部；

在所述半导体柱的顶部形成第二掺杂层的步骤中，所述第二掺杂层形成在所述沟槽中。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一掺杂层和第二掺杂层在同一步骤中形成；

形成所述第一掺杂层和第二掺杂层的步骤包括：采用选择性外延生长法在所述凹槽和沟槽中形成外延层，形成所述外延层的过程中，对所述外延层进行原位离子掺杂，形成在所述凹槽的具有掺杂离子的外延层作为所述第一掺杂层，形成在所述沟槽的具有掺杂离子的外延层作为所述第二掺杂层。

14.一种半导体结构，其特征在于，包括：

衬底；

半导体柱，位于所述衬底上，所述半导体柱包括底部半导体柱和位于所述底部半导体柱上的顶部半导体柱，所述顶部半导体柱在所述衬底的投影位于所述底部半导体柱在所述衬底的投影中，且所述底部半导体柱和所述顶部半导体柱的中心重合，所述顶部半导体柱的侧壁与所述底部半导体柱的侧壁之间具有距离；

第一掺杂层，位于所述底部半导体柱的侧部的所述衬底上，所述第一掺杂层用于作为半导体结构的源极或漏极；

第二掺杂层，位于所述顶部半导体柱的顶部上；

第三掺杂区，位于所述底部半导体柱与所述第一掺杂层之间。

15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：第四掺杂区，位于所述顶部半导体柱与所述第二掺杂层之间。

16.如权利要求15所述的半导体结构，其特征在于，所述第三掺杂区和第四掺杂区中的掺杂离子包括C和N中的一种或两种。

17.如权利要求15所述的半导体结构，其特征在于，在垂直于所述半导体柱侧壁的方向上，所述第三掺杂区的尺寸为2至4纳米。

18.如权利要求15所述的半导体结构，其特征在于，所述第四掺杂区的厚度为2至4纳米。

19.如权利要求15所述的半导体结构，其特征在于，所述第一掺杂层的顶面不高于所述第三掺杂区的顶面；

所述半导体结构还包括：栅极结构，位于所述半导体柱的侧壁上，且延伸覆盖于部分区域的所述第一掺杂层上，所述栅极结构的顶面低于所述第四掺杂区的底面，所述栅极结构的底面高于所述第三掺杂区的顶面。

20.如权利要求14所述的半导体结构，其特征在于，在垂直于所述半导体柱侧壁的方向上，所述顶部半导体柱的侧壁至所述底部半导体柱的侧壁的距离为2纳米至6纳米。

说明书

半导体结构及其形成方法

技术领域

[0001] 本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

[0002] 随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

[0003] 晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short‑channel effects，SCE)更容易发生，晶体管的沟道漏电流增大。

[0004] 因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate‑all‑around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate‑all‑around，LGAA)晶体管和垂直全包围栅极(Vertical Gate‑all‑around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。

发明内容

[0005] 本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

[0006] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成半导体柱；在所述半导体柱的侧壁上形成侧墙层；刻蚀所述侧墙层和所述半导体柱露出的所述衬底，在所述衬底中形成凹槽；在所述凹槽中形成第一掺杂层；形成所述凹槽后，在所述半导体柱的顶部形成第二掺杂层。

[0007] 相应的，本发明实施例还提供一种半导体结构，包括：衬底；半导体柱，位于所述衬底上，所述半导体柱包括底部半导体柱和位于所述底部半导体柱上的顶部半导体柱，所述顶部半导体柱在所述衬底的投影位于所述底部半导体柱在所述衬底的投影中，且所述底部半导体柱和所述顶部半导体柱的中心重合；第一掺杂层，位于所述底部半导体柱的侧部的所述衬底上；第二掺杂层，位于所述顶部半导体柱的顶部上。

[0008] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0009] 本发明实施例所提供的半导体结构的形成方法中，在所述半导体柱的侧壁上形成侧墙层，刻蚀所述侧墙层和所述半导体柱露出的所述衬底，在所述衬底中形成凹槽，因为所述侧墙层具有厚度，因此所述侧墙层使得所述凹槽的侧壁距离所述半导体柱的侧壁保持一定距离，从而所述半导体柱在所述衬底中的投影位于所述凹槽的侧壁在所述衬底的投影中，因此所述凹槽的侧壁距离所述半导体柱的侧壁以及所述半导体柱的底面均具有一定的距离。所述第一掺杂层形成在所述凹槽中，因此所述第一掺杂层中的掺杂离子不易扩散至所述半导体柱中，在半导体结构工作时，所述第一掺杂层的耗尽层不易扩展，有利于改善所述半导体结构的短沟道效应，从而优化半导体结构的性能。

附图说明

[0010] 图1是一种半导体结构的结构示意图；

[0011] 图2至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；

[0012] 图14是本发明实施例半导体结构一实施例的结构示意图。

具体实施方式

[0013] 由背景技术可知，目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。

[0014] 图1是一种半导体结构的结构示意图。

[0015] 如图1所示，所述半导体结构包括：衬底1；源掺杂层2，位于所述衬底1上；半导体柱3，位于所述源掺杂层2上；漏掺杂层4，位于所述半导体柱3的顶部；栅极结构5，包围所述半导体柱3的侧壁，且露出所述漏掺杂层4。

[0016] 在半导体结构工作时，为了给沟道提供足够的应力，提高沟道中载流子的迁移速率，通常源掺杂层2中的离子掺杂浓度较高。但是，源掺杂层2中的离子掺杂浓度较高时，这相应也容易导致源掺杂层2中的掺杂离子扩散至半导体柱3中，在半导体结构工作时，源掺杂层2的耗尽层易扩展，从而导致半导体柱3两侧的源掺杂层2和漏掺杂层4易穿通，进而导致短沟道效应较严重。

[0017] 为了解决所述技术问题，本发明实施例所提供的半导体结构的形成方法中，在所述半导体柱的侧壁上形成侧墙层，刻蚀所述侧墙层和所述半导体柱露出的所述衬底，在所述衬底中形成凹槽，因为所述侧墙层具有厚度，因此所述侧墙层使得所述凹槽的侧壁距离所述半导体柱的侧壁保持一定距离，从而所述半导体柱在所述衬底中的投影位于所述凹槽的侧壁在所述衬底的投影中，因此所述凹槽的侧壁距离所述半导体柱的侧壁以及所述半导体柱的底面均具有一定的距离。所述第一掺杂层形成在所述凹槽中，因此所述第一掺杂层中的掺杂离子不易扩散至所述半导体柱中，在半导体结构工作时，所述第一掺杂层的耗尽层不易扩展，有利于改善所述半导体结构的短沟道效应，从而优化半导体结构的性能。

[0018] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

[0019] 图2至图13是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。

[0020] 参考图2，提供衬底100。衬底100为后续形成半导体结构提供工艺平台。

[0021] 本实施例中，衬底100的材料包括硅。在其他实施例中，衬底的材料还可以包括锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种。

[0022] 参考图3，在衬底100上形成半导体柱101。在半导体结构工作时，半导体柱101用于作为沟道。

[0023] 本实施例中，半导体柱101的材料与衬底100的材料相同。其他实施例中，半导体柱的材料还可以与衬底的材料不同。

[0024] 具体的，半导体柱101的材料包括硅。在其他实施例中，半导体柱的材料还可以包括锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种。

[0025] 半导体柱101的形成步骤包括：在衬底100上形成半导体材料层(图中未示出)；在半导体材料层上形成掩膜层102；以掩膜层102为掩膜刻蚀半导体材料层，在衬底100上形成半导体柱101。

[0026] 本实施例中，以掩膜层102为掩膜，采用干法刻蚀工艺刻蚀半导体材料层，形成半导体柱101。干法刻蚀工艺具有各向异性刻蚀的特性，具有较好的刻蚀剖面控制性，有利于使半导体柱101的形貌满足工艺需求。

[0027] 本实施例中，掩膜层102的材料包括氮化硅。其他实施例中，掩膜层的材料还可以包括氮氧化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

[0028] 参考图4，在半导体柱101的侧壁上形成侧墙层103。

[0029] 后续刻蚀侧墙层103和半导体柱101露出的衬底100，形成凹槽的过程中，侧墙层103能够保护半导体柱101的侧壁免受刻蚀；且因为侧墙层103具有厚度，因此侧墙层103使得凹槽的侧壁距离半导体柱101的侧壁保持一定距离。

[0030] 需要说明的是，后续形成第一掺杂层105和第二掺杂层106的步骤中，侧墙层103用于保护半导体柱101的侧壁不易掺杂进离子，在半导体结构工作时，半导体结构的短沟道效应较小。

[0031] 在后续采用选择性外延生长形成第一掺杂层和第二掺杂层的过程中，不易在侧墙层103的侧壁上外延生长材料，从而避免了去除侧墙层103的侧壁上的外延材料的步骤，有利于简化工艺。且后续去除掩膜层102的步骤中，掩膜层102与侧墙层103具有较大的刻蚀选择比。

[0032] 本实施例中，侧墙层103的材料包括氧化硅。其他实施例中，侧墙层还可以包括氮氧化硅和无定型碳中的一种或多种。

[0033] 形成侧墙层103的步骤包括：形成保形覆盖半导体柱101以及衬底100的侧墙材料层(图中未示出)；去除半导体柱101正上方的侧墙材料层，以及衬底100上的侧墙材料层，剩余的位于半导体柱101侧壁上的侧墙材料层，作为侧墙层103。

[0034] 本实施例中，本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成侧墙材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高侧墙材料层的厚度均一性，使侧墙材料层的厚度能够保形覆盖在半导体柱101的侧壁、掩膜层102以及衬底100上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了侧墙材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(CVD)形成侧墙材料层。

[0035] 需要说明的是，在半导体柱101的侧壁上形成侧墙层103的步骤中，在垂直于半导体柱101侧壁的方向上，侧墙层103的尺寸不宜过大也不宜过小。若在垂直于半导体柱101侧壁的方向上，侧墙层103的尺寸过大，会花费过多的工艺时间形成侧墙材料层，导致半导体结构的形成效率较低，且还易导致后续形成的凹槽104的侧壁至半导体柱101侧壁的距离过大，后续在凹槽中形成第一掺杂层，在半导体结构工作时，第一掺杂层不易为沟道提供足够的应力，导致沟道中载流子的迁移速率过慢。后续在凹槽的侧壁以及半导体柱101的顶部掺杂离子，分别形成第三掺杂区和第四掺杂区。若在垂直于半导体柱101侧壁的方向上，侧墙层103的尺寸过小，侧墙层103不能很好的阻止掺杂离子进入半导体柱101中，在半导体结构工作时，导致沟道中载流子的迁移速率较低，不利于提高载流子的迁移速率。在本实施例中，在垂直于半导体柱101侧壁的方向上侧墙层103的尺寸为2纳米至6纳米。

[0036] 需要说明的是，形成侧墙层103的步骤中，侧墙层103还形成在掩膜层102的侧壁上。

[0037] 后续去除掩膜层102，形成由侧墙层103和半导体柱101围成的沟槽，为后续在沟槽中形成第二掺杂层提供工艺空间。

[0038] 参考图5，刻蚀侧墙层103和半导体柱101露出的衬底100，在衬底100中形成凹槽104。

[0039] 刻蚀侧墙层103和半导体柱101露出的衬底100，在衬底100中形成凹槽104，因为侧墙层103具有厚度，因此侧墙层103使得凹槽104的侧壁距离半导体柱101的侧壁保持一定距离，因此半导体柱101在衬底100中的投影位于凹槽104的侧壁在衬底100的投影中，从而凹槽104的侧壁距离半导体柱101的侧壁以及半导体柱101的底面均具有一定的距离，后续在凹槽104中形成第一掺杂层，因此第一掺杂层中的掺杂离子不易扩散至半导体柱101中，在半导体结构工作时，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0040] 凹槽104为后续形成第一掺杂层提供工艺空间。

[0041] 本实施例中，采用各向异性的干法刻蚀工艺，刻蚀侧墙层103和半导体柱101露出的衬底100，形成凹槽104。各向异性的干法刻蚀工艺具有较好的刻蚀剖面控制性，使凹槽104的侧壁的形貌质量好，且采用各向异性干法刻蚀工艺，有利于精确控制衬底100的去除厚度，降低对其他膜层结构的损伤。

[0042] 需要说明的是，凹槽104不宜过深也不宜过浅。若凹槽104过深，会花费过多的工艺时间进行刻蚀，形成凹槽104，不易提高凹槽104的形成效率。若凹槽104过浅，易导致后续形成在凹槽104中的第一掺杂层过薄，在半导体结构工作时，第一掺杂层不易给沟道提供足够的应力，导致沟道中载流子的迁移速率较慢；且若凹槽104过浅，后续在凹槽104的侧壁上掺杂离子的过程中，形成第三掺杂区的工艺空间较小，易导致第三掺杂区的形成质量较差，第三掺杂区不能很好阻挡第一掺杂层中的掺杂离子扩散至半导体柱101中。本实施例中，凹槽104的深度为5纳米至35纳米。

[0043] 参考图6至图9，在凹槽104中形成第一掺杂层105(如图9所示)。

[0044] 本实施例中，第一掺杂层105作为半导体结构的源极。其他实施例中，第一掺杂层还可以作为半导体结构的漏极。

[0045] 本实施例中，半导体结构用于形成PMOS(Positive Channel Metal Oxide Semiconductor)晶体管，即第一掺杂层105的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。

[0046] 其他实施例中，半导体结构用于形成NMOS(Negative channel Metal Oxide Semiconductor)晶体管，第一掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。

[0047] 继续参考图9，形成凹槽104后，在半导体柱101的顶部形成第二掺杂层106。

[0048] 本实施例中，第二掺杂层106作为半导体结构的漏极，第二掺杂层106和第一掺杂层105构成半导体结构的源漏掺杂层。

[0049] 本实施例中，半导体结构用于形成PMOS晶体管，即第二掺杂层106的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。

[0050] 其他实施例中，半导体结构用于形成NMOS晶体管，第二掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。

[0051] 本实施例中，第一掺杂层105和第二掺杂层106在同一步骤中形成。具体的，形成第一掺杂层105和第二掺杂层106的步骤包括：

[0052] 如图6所示，形成凹槽104后，形成第一掺杂层和第二掺杂层前，去除掩膜层102，形成由侧墙层103和半导体柱101围成的沟槽108。

[0053] 沟槽108为后续通过选择性外延生长法(selective epitaxy growth，SEG)形成第二掺杂层提供工艺空间，使得形成的第二掺杂层的形状更加规则，有利于提高第二掺杂层的形成质量。

[0054] 本实施例中，采用湿法刻蚀工艺去除掩膜层102。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。

[0055] 本实施例中，掩膜层102的材料包括氮化硅，相应的湿法刻蚀溶液包括磷酸溶液。

[0056] 需要说明的是，如图7和图8所示，半导体结构的形成方法还包括：形成凹槽104后，形成第一掺杂层和第二掺杂层前，在凹槽104的侧壁，形成第三掺杂区109(如图9所示)；在半导体柱101的顶部掺杂离子，形成第四掺杂区107(如图9所示)。

[0057] 第三掺杂区109使得后续形成的第一掺杂层中的掺杂离子，不易扩散入半导体柱101的底部，在半导体结构工作时，第一掺杂层的耗尽层不易扩展，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0058] 第四掺杂区107使得后续形成的第二掺杂层中的掺杂离子，不易扩散入半导体柱101的顶部，在半导体结构工作时，第二掺杂层的耗尽层不易扩展，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0059] 本实施例中，第三掺杂区109和第四掺杂区107在同一步骤中形成。

[0060] 本实施例中，采用离子注入的方式在凹槽104的侧壁以及半导体柱101的顶部掺杂离子。离子注入具有操作简单，工艺成本低等特点。

[0061] 具体的，在凹槽104的侧壁掺杂离子，形成第三掺杂区109。

[0062] 在半导体柱101的顶部掺杂离子，形成第四掺杂区107，形成第四掺杂区107的步骤中，第四掺杂区107形成在侧墙层103露出的半导体柱101的顶部。

[0063] 需要说明的是，离子注入的过程中，第三掺杂区109和第四掺杂区107的掺杂剂量不宜过高也不宜过低。若掺杂剂量过高，第三掺杂区109和第四掺杂区107处的材料易变成非晶态，后续对第三掺杂区109和第四掺杂区107进行退火处理后，第三掺杂区109和第三掺杂区107的材料不易完全由非晶态转变成晶态，在半导体结构工作时，易对载流子的流动造成阻碍。若掺杂剂量过低，掺杂离子不易塞住凹槽104侧壁材料的晶格间隙，以及半导体柱101顶部材料的晶格间隙，易导致第三掺杂区109不能很好的阻挡第一掺杂层中的掺杂离子扩散至半导体柱101的底部，第四掺杂区107不能很好的阻挡第二掺杂层106中的掺杂离子扩散至半导体柱101的顶部，在半导体结构工作时，第三掺杂区109和第四掺杂区107的耗尽层易扩展，导致半导体结构的短沟道效应较严重。本实施例中，掺杂剂量为1.0E14原子每平方厘米至6.0E15原子每平方厘米。

[0064] 需要说明的是，离子注入能量不宜过大，也不宜过小。若离子注入能量过大，第三掺杂区109易形成在半导体柱101的正下方，第一掺杂层中的掺杂离子易通过第三掺杂区109与凹槽104侧壁之间的间隙进入半导体柱101中，在半导体结构工作时，第一掺杂层的耗尽层易扩展，导致短沟道效应较严重；且若注入能量过大，第四掺杂区107易形成在半导体柱101中，且至半导体柱101的顶面有一定的距离，会导致半导体柱101中作为沟道区的高度过小，在半导体结构工作时，易导致短沟道效应。若离子注入能量过小，在垂直于半导体柱
101侧壁的方向上，第三掺杂区109的尺寸过小，第三掺杂区109不易阻挡第一掺杂层中的掺杂离子扩散至半导体柱101的底部，且若离子注入能量过小，第四掺杂区107的厚度过小，第四掺杂区107不能很好的阻挡第二掺杂层中的掺杂离子扩散至半导体柱101的顶部，在半导体结构工作时，第二掺杂层的耗尽层易扩展，半导体结构的短沟道效应较严重。本实施例中，离子注入能量为0.5Kev至10Kev。

[0065] 需要说明的是，离子注入角度与衬底100表面法线的夹角不宜过大也不宜过小。侧墙层103与半导体柱的顶面构成沟槽108，若夹角过大，在离子注入的过程中，因为遮蔽效应，易导致离子不易注入在半导体柱101的顶部，相应的第四掺杂区107的形成质量较差，导致第四掺杂区107不能很好的阻挡第二掺杂层106中的掺杂离子扩散至半导体柱101的顶部，在半导体结构工作时，第二掺杂层的耗尽层易扩展，半导体结构的短沟道效应较严重。若夹角过小，在垂直于半导体柱101侧壁的方向上，第三掺杂区109的尺寸过小，第三掺杂区
109不易阻挡第一掺杂层中的掺杂离子扩散至半导体柱101的底部，在半导体结构工作时，第一掺杂层的耗尽层易扩展，半导体结构的短沟道效应较严重。本实施例中，离子注入角度与衬底100表面法线的夹角为7°至35°。

[0066] 本实施例中，掺杂离子包括C和N中的一种或两种。C和N能够塞住衬底100中材料的晶格间隙，能够阻碍离子穿过，且C能够与衬底100中的Si形成Si‑C的共价键，N能够与衬底100中的Si形成Si‑N共价键，Si‑C和Si‑N的共价键具有稳固的空间电场，能够阻碍离子运动。综上，掺杂C和N能够阻止第一掺杂层和第二掺杂层中的掺杂离子沿着晶格扩散，从而第一掺杂层和第二掺杂层中的掺杂离子不易扩散至半导体柱101中，在半导体结构工作时，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0067] 需要说明的是，在垂直于半导体柱101侧壁的方向上，第三掺杂区109的尺寸不宜过大也不宜过小。若在垂直于半导体柱101侧壁的方向上，第三掺杂区109的尺寸过大，需要离子注入的方向与衬底100表面法线的夹角过大，相应的会导致第四掺杂区107的形成质量较差，导致第四掺杂区107不能很好的阻挡第二掺杂层106中的掺杂离子扩散至半导体柱101的顶部，在半导体结构工作时，第二掺杂层106的耗尽层易扩展，不利于改善半导体结构的短沟道效应。若在垂直于半导体柱101侧壁的方向上，第三掺杂区109的尺寸过小，第三掺杂区109不能很好的阻挡第一掺杂层中的掺杂离子扩散入半导体柱101中，导致在半导体结构工作时，第一掺杂层的耗尽层易扩展，半导体结构的短沟道效应较严重。本实施例中，在垂直于半导体柱侧壁的方向上，第三掺杂区的尺寸为2纳米至4纳米。

[0068] 需要说明的是，第四掺杂区107不宜过厚也不宜过薄。若第四掺杂区107过厚，会过多的占据半导体柱101的材料，相应的半导体柱101中用作沟道区的高度变小，在半导体结构工作时，不利于改善半导体结构的短沟道效应。若第四掺杂区107过薄，第四掺杂区107不能很好的阻挡第二掺杂层中的掺杂离子扩散入沟道区中，导致在半导体结构工作时，第二掺杂层的耗尽层容易扩展，半导体结构的短沟道效应较严重。本实施例中，第四掺杂区107的厚度为2纳米至4纳米。

[0069] 需要说明的是，形成第一掺杂层105的步骤中，第一掺杂层105形成在第三掺杂区109侧部的衬底100上。

[0070] 还需要说明的是，形成第二掺杂层106的步骤中，第二掺杂层106形成在沟槽108中，且第二掺杂层106形成在第四掺杂区107上。

[0071] 半导体结构的形成方法还包括：形成第三掺杂区109和第四掺杂区107后，对第三掺杂区109和第四掺杂区107进行退火处理。

[0072] 退火处理能够修复晶体损伤、激活第三掺杂区109和第四掺杂区107中的掺杂离子。

[0073] 本实施例中，采用尖峰退火工艺或者激光退火工艺进行退火处理。

[0074] 继续参考图9，形成第一掺杂层105和第二掺杂层106。

[0075] 具体的，第二掺杂层形成在沟槽108中。

[0076] 形成第一掺杂层105和第二掺杂层106的步骤包括：采用选择性外延生长法在凹槽104和沟槽108中形成外延层，形成外延层的过程中，对外延层进行原位离子掺杂，形成在凹槽104的具有掺杂离子的外延层作为第一掺杂层105，形成在沟槽108的具有掺杂离子的外延层作为第二掺杂层106。

[0077] 本实施例中，通过选择性外延生长法得到的外延层的薄膜纯度高、缺陷少，有利于提高第一掺杂层105和第二掺杂层106的形成质量，从而有利于优化半导体结构的电学性能。

[0078] 需要说明的是，形成第一掺杂层105的步骤中，第一掺杂层105的顶面不高于第三掺杂区109的顶面。

[0079] 第一掺杂层105的顶面不高于第三掺杂区109的顶面，有利于后续去除侧墙层103。且后续去除侧墙层103后，第一掺杂层105、第三掺杂区109和半导体柱101不易围成侧壁凹槽，从而后续形成覆盖第一掺杂层105和第三掺杂区109的隔离层的过程中，不易在侧壁凹槽处形成空洞(void)，有利于提高半导体结构的电学性能。

[0080] 参考图10，半导体结构的形成方法包括：形成第一掺杂层105和第二掺杂层106后，去除侧墙层103。

[0081] 去除侧墙层103为后续在半导体柱101的侧壁上形成栅极结构做准备。

[0082] 本实施例中，采用湿法刻蚀工艺去除侧墙层103。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。

[0083] 本实施例中，侧墙层的材料包括氧化硅。相应的刻蚀溶液包括氢氟酸溶液。

[0084] 参考图11和图12，在半导体柱101的侧壁上形成栅极结构110(如图12所示)，且栅极结构110还延伸覆盖于部分区域的第一掺杂层105上，栅极结构110的顶面低于第四掺杂区107的底面，栅极结构110的底面高于第三掺杂区109的顶面。

[0085] 在半导体结构工作时，栅极结构110用于控制沟道的开启与断开。

[0086] 本实施例中，栅极结构110包括位于半导体柱101侧部表面的栅介质层1101、位于栅介质层1101侧部表面的功函数层1102以及位于功函数层1102侧部表面的栅极层1103。

[0087] 栅介质层1101用于实现功函数层1102和栅极层1103，与半导体柱101的电隔离。

[0088] 本实施例中，栅极结构110为金属栅极结构，因此栅介质层1101的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，栅极结构为多晶硅栅极结构时，栅介质层的材料包括非晶碳或多晶硅。

[0089] 功函数层1102用于调节半导体结构的阈值电压。

[0090] 本实施例中，半导体结构用于形成PMOS。具体的，功函数层1102的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。其他实施例中，半导体结构用于形成NMOS。具体的，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。

[0091] 本实施例中，栅极层1103的材料包括镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。

[0092] 栅极结构110的顶面低于第四掺杂区107的底面。

[0093] 形成第四掺杂区107后，虽然对第四掺杂区107进行了退火处理，但是第四掺杂区107中还是会存在非晶态的材料，若栅极结构110的顶面高于第四掺杂区107的底面，在半导体结构工作时，第四掺杂区107会降低载流子的迁移速率。

[0094] 需要说明的是，去除侧墙层103后，形成栅极结构110前，在第一掺杂层105和第三掺杂区109上形成隔离层111。

[0095] 隔离层111用于将栅极结构110与第一掺杂层105进行电隔离，优化了半导体结构的电性性能。

[0096] 本实施例中，隔离层111的材料为绝缘材料。

[0097] 具体的，隔离层111材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层111的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层111的工艺难度和工艺成本。

[0098] 需要说明的是，半导体结构的形成方法还包括：在形成栅极结构110后，在栅极结构110的侧部形成层间介质层112。

[0099] 层间介质层112用于实现相邻器件之间的电隔离。层间介质层112的材料为绝缘材料。具体的，层间介质层112的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，层间介质层112的材料为氧化硅。

[0100] 参考图13，半导体结构的形成方法还包括：在形成栅极结构110后，形成覆盖层间介质层112和第二掺杂层106的介电层113；形成介电层113后，形成与第一掺杂层105连接的第一接触插塞114；形成与栅极结构110连接的第三接触插塞116；形成与第二掺杂层106连接的第二接触插塞115。

[0101] 介电层113用于实现相邻器件之间的电隔离，介电层113的材料为绝缘材料。本实施例中，介电层113的材料为氧化硅。其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。

[0102] 第一接触插塞114、第三接触插塞116以及第二接触插塞115除了用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。

[0103] 形成第一接触插塞114的步骤包括：刻蚀介电层113、层间介质层112以及隔离层111直至形成露出第一掺杂层105的第一通孔(图中未示出)，向第一通孔内填充导电材料，第一通孔内的导电材料作为第一接触插塞114。

[0104] 本实施例中，导电材料的材料为W。在其他实施例中，导电材料的材料还可以是Al、Cu、Ag或Au等。

[0105] 第三接触插塞116以及第二接触插塞115的形成方法与第一接触插塞114的形成方法类似，在此不再赘述。

[0106] 相应的，本发明实施例还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。

[0107] 半导体结构包括：衬底200；半导体柱，位于衬底200上，半导体柱包括底部半导体柱217和位于底部半导体柱217上的顶部半导体柱201，顶部半导体柱201在衬底200的投影位于底部半导体柱217在衬底200的投影中，且底部半导体柱217和顶部半导体柱201的中心重合；第一掺杂层205，位于底部半导体柱217的侧部的衬底200上；第二掺杂层206，位于顶部半导体柱201的顶部上。

[0108] 本发明实施例所提供的半导体结构中，半导体柱包括底部半导体柱217和位于底部半导体柱217上的顶部半导体柱201，顶部半导体柱201在衬底200的投影位于底部半导体柱217在衬底200的投影中，且底部半导体柱217和顶部半导体柱201的中心重合；从而底部半导体柱217的侧壁距离顶部半导体柱201的侧壁以及顶部半导体柱201的底面均具有一定的距离，因此第一掺杂层205中的掺杂离子不易扩散至顶部半导体柱201中，在半导体结构工作时，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0109] 本实施例中，衬底200的材料包括硅。在其他实施例中，衬底的材料还可以包括锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种。

[0110] 在半导体结构工作时，顶部半导体柱201用于作为沟道。

[0111] 本实施例中，顶部半导体柱201、底部半导体柱217以及衬底200的材料相同。其他实施例中，顶部半导体柱的材料还可以与底部半导体柱和衬底的材料不同。

[0112] 具体的，顶部半导体柱201的材料包括硅。在其他实施例中，顶部半导体柱的材料还可以包括锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种。

[0113] 本实施例中，第一掺杂层205作为半导体结构的源极。其他实施例中，第一掺杂层还可以作为半导体结构的漏极。

[0114] 本实施例中，半导体结构为PMOS晶体管，即第一掺杂层205的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。

[0115] 其他实施例中，半导体结构为NMOS晶体管，第一掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。

[0116] 本实施例中，第二掺杂层206作为半导体结构的漏极，第二掺杂层206和第一掺杂层205构成半导体结构的源漏掺杂层。

[0117] 本实施例中，半导体结构为PMOS晶体管，即第二掺杂层206的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。

[0118] 其他实施例中，半导体结构为NMOS晶体管，第二掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。

[0119] 半导体结构还包括：第三掺杂区209，位于底部半导体柱217与第一掺杂层205之间；第四掺杂区207，位于顶部半导体柱201与第二掺杂层206之间。

[0120] 第三掺杂区209使得第一掺杂层205中的掺杂离子，不易扩散入顶部半导体柱201的底部，在半导体结构工作时，第一掺杂层205的耗尽层不易扩展，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0121] 第四掺杂区207使得第二掺杂层206中的掺杂离子，不易扩散入顶部半导体柱201的顶部，在半导体结构工作时，第二掺杂层206的耗尽层不易扩展，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0122] 第四掺杂区207和第三掺杂区209通常在同一步骤中形成，因此，第四掺杂区207和第三掺杂区209中的离子掺杂浓度相同。

[0123] 需要说明的是，第四掺杂区207和第三掺杂区209中的离子掺杂浓度不宜过高也不宜过低。第四掺杂区207和第三掺杂区209通常是通过离子注入形成的，若离子掺杂浓度过高，相应的，形成第三掺杂区209和第四掺杂区207的过程中，注入的掺杂离子过多，第三掺杂区209和第四掺杂区207处的材料易变成非晶态，虽然会对第三掺杂区209和第四掺杂区207进行退火处理，但第三掺杂区209和第三掺杂区207中仍易存在非晶态的材料，在半导体结构工作时，易导致载流子的流动速率较小。若离子掺杂浓度过低，掺杂离子并不能塞住底部半导体柱217侧壁材料的晶格间隙，掺杂离子并不能很好的塞住顶部半导体柱201顶部材料的晶格间隙，易导致第三掺杂区209不能很好的阻挡第一掺杂层205中的掺杂离子扩散至顶部半导体柱201的底部，第四掺杂区207不能很好的阻挡第二掺杂层206中的掺杂离子扩散至顶部半导体柱201的顶部，在半导体结构工作时，第三掺杂区209和第四掺杂区207的耗尽层易扩展导致半导体结构的短沟道效应较严重。本实施例中，掺杂浓度为1.0E19原子每立方厘米至6.0E19原子每立方厘米。

[0124] 本实施例中，掺杂离子包括C和N中的一种或两种。掺杂C和N能够塞住衬底200中材料的晶格间隙，能够阻碍离子穿过，且C能够与衬底200中的Si形成Si‑C的共价键，N能够与衬底200中的Si形成Si‑N共价键，Si‑C和Si‑N的共价键具有稳固的空间电场，能够阻碍离子运动。综上，掺杂C和N能够阻止第一掺杂层205和第二掺杂层206中的掺杂离子沿着晶格扩散，从而第一掺杂层205和第二掺杂层206中的掺杂离子不易扩散至顶部半导体柱201中，在半导体结构工作时，有利于改善半导体结构的短沟道效应，从而优化半导体结构的性能。

[0125] 需要说明的是，在垂直于顶部半导体柱201侧壁的方向上，第三掺杂区209的尺寸不宜过大也不宜过小。第三掺杂区209和第四掺杂区207通常通过离子注入的方式形成，若在垂直于顶部半导体柱201侧壁的方向上，第三掺杂区209的尺寸过大，需要离子注入的方向与衬底200表面法线的夹角过大，相应的会导致第四掺杂区207的形成质量较差，导致第四掺杂区207不能很好的阻挡第二掺杂层206中的掺杂离子扩散至顶部半导体柱201的顶部，在半导体结构工作时，第二掺杂层206的耗尽层易扩展，不利于改善半导体结构的短沟道效应。若在垂直于顶部半导体柱201侧壁的方向上，第三掺杂区209的尺寸过小，第三掺杂区209不能很好的阻挡第一掺杂层205中的掺杂离子扩散入顶部半导体柱201中，导致在半导体结构工作时，第一掺杂层205的耗尽层易扩展，半导体结构的短沟道效应较严重。本实施例中，在垂直于顶部半导体柱201侧壁的方向上，第三掺杂区209的尺寸为2纳米至4纳米。

[0126] 需要说明的是，第四掺杂区207不宜过厚也不宜过薄。第四掺杂区207是通过离子注入的方式形成在顶部半导体柱的顶部。若第四掺杂区207过厚，会过多的占据顶部半导体柱201的材料，相应的顶部半导体柱201中用作沟道区的高度变小，在半导体结构工作时，不利于改善半导体结构的短沟道效应。若第四掺杂区207过薄，第四掺杂区207不能很好的阻挡第二掺杂层206中的掺杂离子扩散入沟道区中，导致在半导体结构工作时，半导体结构的短沟道效应较严重。本实施例中，第四掺杂区207的厚度为2纳米至4纳米。

[0127] 需要说明的是，半导体结构还包括：隔离层211，位于第一掺杂层205和栅极结构210之间，以及第三掺杂区209和栅极结构210之间。

[0128] 隔离层211用于将栅极结构210与第一掺杂层205进行电隔离，优化了半导体结构的电性性能。

[0129] 本实施例中，隔离层211的材料为绝缘材料。

[0130] 具体的，隔离层211材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层211的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层211的工艺难度和工艺成本。

[0131] 半导体结构还包括：栅极结构210，位于顶部半导体柱201的侧壁上，且还延伸覆盖于部分区域的第一掺杂层205上，栅极结构210的顶面低于第四掺杂区207的底面，栅极结构210的底面高于第三掺杂区209的顶面。

[0132] 在半导体结构工作时，栅极结构210用于控制沟道的开启与断开。

[0133] 本实施例中，栅极结构210包括位于顶部半导体柱201侧部表面的栅介质层2101、位于栅介质层2101侧部表面的功函数层2102以及位于功函数层2102侧部表面的栅极层2102。

[0134] 栅介质层2101用于实现功函数层2102和栅极层2103，与顶部半导体柱201的电隔离。

[0135] 本实施例中，栅极结构210为金属栅极结构，因此栅介质层2101的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，栅极结构为多晶硅栅极结构时，栅介质层的材料包括非晶碳或多晶硅。

[0136] 功函数层2102用于调节半导体结构的阈值电压。

[0137] 本实施例中，半导体结构为PMOS。具体的，功函数层2102的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。其他实施例中，半导体结构为NMOS。具体的，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。

[0138] 本实施例中，栅极层2103的材料包括镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。

[0139] 栅极结构210的顶面低于第四掺杂区207的底面。

[0140] 通常第四掺杂区207也是通过离子注入形成的，虽然对第四掺杂区207进行了退火处理，但是第四掺杂区207中还是会存在非晶态的材料，若栅极结构210的顶面高于第四掺杂区207的底面，在半导体结构工作时，第四掺杂区207会降低载流子的迁移速率。

[0141] 还需要说明的是，第一掺杂层205的顶面不高于第三掺杂区209的顶面。若第一掺杂层205的顶面高于第三掺杂区209的顶面，第一掺杂层205、第三掺杂区209和顶部半导体柱201易围成侧壁凹槽，从而形成隔离层211的过程中，易在侧壁凹槽处形成有空洞(void)，不利于提高半导体结构的电学性能。

[0142] 需要说明的是，底部半导体柱217不宜过薄也不宜过厚。底部半导体柱217通常是通过刻蚀衬底200形成的，若底部半导体柱217过厚，会花费过多的工艺时间进行刻蚀形成底部半导体柱217，不易提高半导体结构的形成效率。因为第一掺杂层205的顶面不高于第三掺杂区209的顶面。若底部半导体柱217过薄，在底部半导体柱217的侧部的第一掺杂层205过薄，在半导体结构工作时，第一掺杂层205不易给沟道提供足够的应力导致，沟道中载流子的迁移速率较慢。本实施例中，底部半导体柱217的厚度为5纳米至35纳米。

[0143] 需要说明的是，在垂直于半导体柱侧壁的方向上，顶部半导体柱201的侧壁至底部半导体柱217的侧壁的距离不宜过大也不宜过小。若在在垂直于半导体柱侧壁的方向上，顶部半导体柱201的侧壁至底部半导体柱217的侧壁的距离过大，易导致第一掺杂层205距离顶部半导体柱201的距离过大，在半导体结构工作时，第一掺杂层205不易为沟道提供足够的应力，导致沟道中载流子的迁移速率过慢。通常底部半导体柱217是以顶部半导体柱201和位于顶部半导体柱201侧壁上的侧墙层(图中未示出)为掩膜刻蚀衬底200形成的。若在在垂直于半导体柱侧壁的方向上，顶部半导体柱201的侧壁至底部半导体柱217的侧壁的距离过小，也就是说侧墙层过薄，在形成第三掺杂区和第四掺杂区的过程中，侧墙层不能很好的阻止掺杂离子进入顶部半导体柱201中，在半导体结构工作时，导致沟道中载流子的迁移速率较低，不利于提高载流子的迁移速率。本实施例中，在垂直于半导体柱侧壁的方向上，顶部半导体柱201的侧壁至底部半导体柱217的侧壁的距离为2纳米至6纳米。

[0144] 需要说明的是，半导体结构还包括：层间介质层212，位于栅极结构210的侧部。

[0145] 层间介质层212用于实现相邻器件之间的电隔离。层间介质层212的材料为绝缘材料。

[0146] 具体的，层间介质层212的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，层间介质层212的材料为氧化硅。

[0147] 半导体结构还包括：介电层213，位于层间介质层212和第二掺杂层206上。

[0148] 介电层213用于实现相邻器件之间的电隔离，介电层213的材料为绝缘材料。本实施例中，介电层213的材料为氧化硅。其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。

[0149] 半导体结构还包括：第一接触插塞214，与第一掺杂层205连接；第三接触插塞216，与栅极结构210连接；第二接触插塞215，与第二掺杂层106连接。

[0150] 第一接触插塞214、第三接触插塞216以及第二接触插塞215除了用于实现半导体结构内的电连接，还用于实现半导体结构与半导体结构之间的电连接。

[0151] 第一接触插塞214贯穿隔离层211、层间介质层212以及介电层213。第二接触插塞215贯穿介电层213。第三接触插塞216贯穿介电层213和层间介质层212。

[0152] 第一接触插塞214、第二接触插塞215以及第三接触插塞216的材料包括W。

[0153] 半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

[0154] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。