3D存储器件的制造方法

摘要

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，位于衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；多个沟道柱和多个假沟道柱，贯穿所述栅叠层结构；第一黏附层，位于所述假沟道孔的侧壁，且位于多个所述层间绝缘层之间，与多个所述栅极导体相邻接；芯部，位于所述假沟道孔内部，填充所述假沟道孔的侧壁和底部，所述第一黏附层为由氮化物氧化后形成的氧化物。通过在假沟道孔的侧壁将氮化物氧化成氧化物形成第一黏附层，粘接多个层间绝缘层和芯部，以在栅叠层结构中形成支撑框架，保证对叠层结构的支撑，防止后续高温工艺的影响。

权利要求

1.一种3D存储器件的制造方法，包括：

在衬底上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；

形成贯穿所述栅叠层结构的多个沟道柱和多个假沟道孔；

经由所述假沟道孔将多个所述牺牲层部分氧化，形成位于所述假沟道孔侧壁的第一黏附层；以及采用原子层沉积工艺在所述假沟道孔的侧壁及底部填充芯部，其中，所述第一黏附层为多个所述牺牲层部分氧化后形成的氧化物，所述第一黏附层由所述多个所述层间绝缘层分隔成不连续的多个块状氧化物，所述第一黏附层和所述芯部相粘接，所述芯部内形成有气泡区，通过沉积‑刻蚀‑沉积的方法控制所述气泡区位于所述芯部内的高度。

2.根据权利要求1所述的制造方法，其中，采用原位水汽生成氧化工艺将多个所述牺牲层部分氧化形成所述第一黏附层。

3.根据权利要求2所述的制造方法，其中，将多个所述牺牲层的端部氧化形成所述第一黏附层。

4.根据权利要求1所述的制造方法，其中，所述牺牲层由氮化物组成，所述芯部由氧化物组成。

5.根据权利要求1所述的制造方法，其中，在填充芯部的步骤之后，还包括：刻蚀去除未被氧化的多个所述牺牲层，形成空隙；

在所述空隙中填充金属层，形成多个栅极导体。

说明书

3D存储器件的制造方法

技术领域

[0001] 本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

[0002] 半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件 (即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，采用假沟道柱提供机械支撑。

[0003] 随着3D存储器的栅叠层结构层数的增加，刻蚀难度加大，对假沟道柱的支撑性要求更高，其相应的填充工艺也有着不同的要求，目前，例如采用炉管氧化工艺或氧化物填充工艺进行假沟道柱的制造，但是这些工艺由于技术限制，存在着各样的缺点，采用炉管氧化工艺填充假沟道柱工艺进程较长，膜厚一致性较差，还需要另外去除晶圆背后的沉积物，耗时费力，而且还可能会在假沟道柱顶部出现凹陷，变形等问题，进一步影响存储器件的可靠性。

[0004] 因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。

发明内容

[0005] 本发明的目的是提供一种改进的3D存储器件及其制造方法，通过将位于假沟道孔侧壁的氮化物氧化形成第一黏附层，粘附假沟道孔中的芯部，并粘结栅叠层结构中的层间绝缘层，以保证对假沟道柱的支撑和对栅叠层结构的支撑，保证存储器件的质量。

[0006] 根据本发明的一方面，提供了一种3D存储器件，包括：

[0007] 栅叠层结构，位于衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；

[0008] 多个沟道柱和多个假沟道孔，贯穿所述栅叠层结构；

[0009] 第一黏附层，位于所述假沟道孔的侧壁，且位于多个所述层间绝缘层之间，与多个所述栅极导体相邻接；

[0010] 芯部，位于所述假沟道孔内部，填充所述假沟道孔，

[0011] 所述第一黏附层为由氮化物氧化后形成的氧化物。

[0012] 可选地，所述3D存储器件还包括：

[0013] 第二黏附层，位于所述第一黏附层和所述芯部之间，与多个所述层间绝缘层相邻接。

[0014] 可选地，所述第一黏附层和所述第二黏附层材料相同，相互粘接。

[0015] 可选地，所述第一黏附层为多个相互分隔的块状氧化物。

[0016] 根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：

[0017] 在衬底上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；

[0018] 形成贯穿所述栅叠层结构的多个沟道柱和多个假沟道孔；

[0019] 经由所述假沟道孔将多个所述牺牲层部分氧化，形成位于所述假沟道孔侧壁的第一黏附层；以及

[0020] 采用沉积工艺在所述假沟道孔的侧壁及底部填充芯部。

[0021] 可选地，采用原位水汽生成氧化工艺将所述牺牲层氧化为第一黏附层，采用原子层沉积工艺形成所述芯部。

[0022] 可选地，所述牺牲层为氮化物，所述第一黏附层为氮的氧化物，所述芯部为氧化物。

[0023] 本发明还提供了另一种3D存储器件的制造方法，包括：

[0024] 在衬底上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；

[0025] 形成贯穿所述栅叠层结构的多个沟道柱和多个假沟道孔；

[0026] 在所述假沟道孔侧壁上沉积氮化物层；

[0027] 经由所述假沟道孔将所述氮化物层氧化为第二黏附层，并将多个所述牺牲层部分氧化为第一黏附层；以及

[0028] 采用沉积工艺在所述假沟道孔的侧壁及底部填充芯部，所述芯部与所述第二黏附层粘接。

[0029] 可选地，采用炉管氧化工艺在所述假沟道孔侧壁上沉积所述氮化物层，采用原位水汽生成氧化工艺形成所述第一黏附层和所述第二黏附层，采用原子层沉积工艺形成所述芯部。

[0030] 可选地，所述牺牲层与所述氮化物层材料相同，所述第一黏附层和所述第二黏附层材料相同。

[0031] 可选地，所述第一黏附层为位于多个所述层间绝缘层之间的多个块状氧化物，所述第二黏附层为分布在所述假沟道孔侧壁上的条状氧化物。

[0032] 可选地，所述制造方法还包括：

[0033] 刻蚀去除未被氧化的多个所述牺牲层，形成空隙；

[0034] 在所述空隙中填充金属层，形成多个栅极导体。

[0035] 本发明实施例提供的3D存储器件及其制造方法，通过在假沟道孔侧壁，将氮化物氧化成氧化物，以形成具有粘接作用的第一黏附层，从而能有效地粘接第一黏附层和芯部，以及对叠层结构形成支撑，保证叠层结构的稳定性，并且不影响芯部的填充，整个存储器结构的稳定性提升，抗热性提升，且制作成本较低，3D存储器的质量也得到了提高，良率提升。

[0036] 进一步地，采用原位水汽生成氧化工艺形成第一黏附层，采用原子层沉积工艺在假沟道孔内部形成芯部，从而可以结合两种不同工艺的优势，即对叠层结构起到了很好地支撑作用，提升了结构的稳定性，还可以减轻在假沟道孔顶部出现变形的问题，另外，沉积物的膜厚一致性好，稳定性高，降低了工艺成本，缩短了工艺周期。

附图说明

[0037] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

[0038] 图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

[0039] 图2示出3D存储器件的透视图。

[0040] 图3示出根据本发明第一实施例的3D存储器件的截面结构示意图。

[0041] 图4a与图4e分别示出根据本发明第一实施例的3D存储器件在制作过程中各个阶段的截面示意图。

[0042] 图5a与图5f分别示出根据本发明第二实施例的3D存储器件在制作过程中各个阶段的截面示意图。

具体实施方式

[0043] 以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

[0044] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

[0045] 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

[0046] 在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

[0047] 本发明可以各种形式呈现，以下将描述其中一些示例。

[0048] 图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

[0049] 如图1a所示，存储单元串100的第一端连接至位线(Bit‑Line，BL)，第二端连接至源极线(Source Line，SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain，SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source，SGS)。存储晶体管M1 至M4的栅极分别连接至字线(Word‑Line)WL1至WL4的相应字线。

[0050] 如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与图1的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110 与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113 和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

[0051] 在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111 用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

[0052] 在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绝缘层的叠层结构。

[0053] 在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

[0054] 在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压 VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112 到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

[0055] 在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。

[0056] 图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。

[0057] 在该实施例中示出的3D存储器件包括4*4共计16个存储单元串 100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64 个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

[0058] 在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。

[0059] 沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

[0060] 沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

[0061] 串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线 (即串选择线SGD1至SGD4之一)。

[0062] 存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构131到达互连层 132，从而彼此互连，然后经由电连接结构133连接至同一条字线(即字线WL1至WL4之一)。

[0063] 地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2 的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133 连接至同一条地选择线SGS。

[0064] 进一步地，在3D存储器件200的非存储区域具有多个假沟道柱(图中未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。例如，用作存储的沟道柱分布在中心区域，而假沟道柱分布在外围区域或台阶区域，当然，具体地分布形式根据实际情况设定，这里不做限定。

[0065] 假沟道柱的制造工艺包括多种，例如采用炉管(Furnace，FUR)氧化工艺在假沟道孔中沉积氧化物或多晶硅材料，或者采用与沟道柱相同的结构，在假沟道孔中形成氧化物‑氮化物‑氧化物层结构，并填充氧化物，又或者采用化学气相沉积工艺(CVD，Chemical Vapour Deposition)等在假沟道孔中填充氧化物。

[0066] 但是，如背景技术中提到的，目前的工艺各有缺点，例如采用炉管氧化工艺，其单次填充的厚度为400A，对于特征尺寸为100nm以上的假沟道孔，需要多次填充工艺，工艺进程较长；另外，工艺气体的流向容易导致薄膜沉积厚度不均，边缘较厚，一致性不好；还会在衬底背面沉积上多晶硅材料，这些存在于晶背上的多晶硅材料在后续需要去除，可能导致深度蚀刻负载效应(Etch loading effect)；另外该工艺还会需要额外的非工作晶圆，成本较高；且其不能保证填充过程中空隙的位置，对后续工艺造成影响。而原子层沉积工艺却容易导致在后续高温环境下，使假沟道柱顶部变形或出现凹陷，进而影响存储器的品质。

[0067] 本申请结合了以上几种工艺的优先，将其集成在同一假沟道柱的制造中，即利用了原子层沉积的优势，避免在晶圆背部沉积，又能保证良好的膜厚一致性，还可以节省成本，缩短工艺进程；同时又利用了炉管氧化的优势，对结构起到良好的支撑作用，避免高温的影响，保证了结构的稳定，避免变形。

[0068] 图3示出根据本发明第一实施例的3D存储器件的截面结构示意图。

[0069] 如图3所示，该截面图例如是沿图2中AA线截取的部分示意图，在本实施例中，该3D存储器件包括衬底101和位于衬底101上方的栅叠层结构150，栅叠层结构150包括交替堆叠的多个栅极导体155和多个层间绝缘层151。还包括贯穿栅叠层结构150的多个沟道柱110和多个假沟道柱140，沟道柱110的结构参照图1b，假沟道柱140位于沟道柱110周围，用于支撑栅叠层结构150。

[0070] 本实施例的假沟道柱140包括在假沟道孔141中形成的第一黏附层 171和芯部142。假沟道孔141贯穿栅叠层结构150，第一黏附层172位于假沟道孔141的侧壁，且位于多个层间绝缘层151之间，与多个栅极导体155相邻接；芯部142位于假沟道孔141内部，填充假沟道孔141，与第一黏附层171邻接。

[0071] 第一黏附层171为由氮化物氧化后形成的氧化物，例如是由多个层间绝缘层151之间的牺牲层氧化形成，牺牲层后续被替换为栅极导体。形成在多个层间绝缘层151之间的第一黏附层171为相互间隔的多个块状氧化物，位于假沟道孔141的侧壁，对层间绝缘层151起到粘附和支撑作用，也对芯部142起到粘附作用。

[0072] 本发明实施例提供的3D存储器件，通过在假沟道孔141侧壁，将氮化物氧化成氧化物，以形成具有粘接作用的第一黏附层171，从而能有效地粘接第一黏附层171和芯部142，以及对栅叠层结构150形成支撑，保证栅叠层结构150的稳定性，并且不影响芯部142的填充，整个存储器结构的稳定性提升，抗热性提升，且制作成本较低，3D存储器的质量也得到了提高，良率提升。

[0073] 对应的，本发明还提供了3D存储器件的制造方法，以下结合图3 和图4a‑图4e对本发明第一实施例的3D存储器件的制造方法进行介绍。

[0074] 图4a与图4e分别示出根据本发明第一实施例的3D存储器件在制作过程中各个阶段的截面示意图，截面图例如沿着图2中的AA线截取。

[0075] 首先，在步骤S101中，在衬底上形成栅叠层结构，栅叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层。

[0076] 如图4a所示，在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的栅叠层结构150。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

[0077] 在步骤S102中，形成贯穿栅叠层结构的多个沟道柱和多个假沟道孔。

[0078] 进一步地，在图4a中，进行沟道孔和假沟道孔的刻蚀，形成贯穿栅叠层结构150的多个沟道孔和假沟道孔141，根据沟道孔形成沟道柱 110，为了清楚起见，在图4a中未示出沟道柱110的内部结构。参见图 1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。

[0079] 假沟道孔141的刻蚀例如是在栅叠层结构150的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在栅叠层结构150中形成假沟道孔 141。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101 的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。形成的假沟道孔141贯穿栅叠层结构150到达衬底101。

[0080] 在步骤S103中，经由假沟道孔将多个牺牲层部分氧化，形成位于假沟道孔侧壁的第一黏附层。

[0081] 进一步地，如图4b所示，经由假沟道孔141，将暴露在假沟道孔 141内的多个牺牲层152部分氧化，例如，将临近假沟道孔141的牺牲层152的端部氧化，形成位于假沟道孔141侧壁的第一黏附层171。牺牲层152为氮化硅，氧化后形成氮的氧化物。所以形成的第一黏附层171 为不连续的结构，包括多个相互分隔的块状氧化物。

[0082] 具体地，采用ISSG(In‑Situ Steam Generation，原位水汽生成)氧化或 (RPO，Remote Plasma Oxidation)氧化工艺形成第一黏附层171，该第一黏附层171位于多个层间绝缘层151之间，对栅叠层结构150起到支撑作用，同时也起到粘附作用。

[0083] 在步骤S104中，采用沉积工艺在假沟道孔的侧壁及底部填充芯部。

[0084] 如图4c所示，采用CVD(Chemical Vapour Deposition)‑ALD(Atomic layer deposition，原子层沉积)工艺在假沟道孔141内沉积芯部142。芯部142从假沟道孔141的底部延伸至顶部，填充满整个假沟道孔141，和第一黏附层171相粘接。芯部142例如是氧化物。

[0085] 采用原子层沉积工艺填充假沟道孔141，工艺进程短，成膜一致性好，厚度均匀，且无需在背部进行工艺，成本较低，另外，采用ISSG/RPO 工艺形成第一粘附层171对结构起到良好的支撑作用，防止假沟道柱140 顶部变形，形成的3D存储器结构稳定，性能良好。

[0086] 进一步地，在步骤S105中，刻蚀去除未被氧化的多个牺牲层，形成空隙。

[0087] 如图4d，利用栅叠层结构150中的栅线缝隙(图中未示出)作为蚀刻剂通道，采用各向同性蚀刻去除栅叠层结构150中的牺牲层152从而形成空隙154，暴露出第一黏附层171。

[0088] 在步骤S106中，在空隙中填充金属层，形成多个栅极导体。

[0089] 进一步地，如图4e所示，利用栅线缝隙作为沉积物通道，采用原子层沉积(ALD)工艺，在栅线缝隙和空隙154中填充金属层，形成栅极导体155，金属层例如由钨组成。

[0090] 在该步骤中形成的栅极导体154与层间绝缘层151交替堆叠，从而形成新的栅叠层结构150。与图4a中的栅叠层结构150相比，图4e的栅叠层结构150中的栅极导体154置换了图4a的栅叠层结构150中的牺牲层152。

[0091] 另外，在形成假沟道柱140时，芯部142中还可能形成气泡区143，在形成芯部142时，可以采用DED(Deposition‑ETCH‑Deposition，沉积 ‑刻蚀‑沉积)的方法来控制气泡区143的位置或者高度，避免对后续工艺的影响。

[0092] 本实施例中采用原子层沉积工艺填充假沟道孔141，相比炉管工艺，其工艺进程短，成膜一致性好，厚度均匀，且无需在背部进行工艺，不会造成晶圆浪费，成本较低；且气泡区143的高度也由于DED工艺得到控制；另外，原位水汽氧化工艺形成的氧化层支撑框架可防止ALD 工艺带来的假沟道孔顶部形变问题。

[0093] 因此，本实施例的3D存储器及其制造方法，采用原位水汽生成氧化工艺形成第一黏附层，采用原子层沉积工艺在假沟道孔内部形成芯部，从而可以结合两种不同工艺的优势，即对叠层结构起到了很好地支撑作用，提升了结构的稳定性，还可以减轻在假沟道孔顶部出现变形的问题，另外，沉积物的膜厚一致性好，稳定性高，降低了工艺成本，缩短了工艺周期。

[0094] 本发明还提供了另一种3D存储器及其制造方法，以下结合图5a‑ 图5f对本发明第二实施例进行介绍。

[0095] 图5a与图5f分别示出根据本发明第二实施例的3D存储器件在制作过程中各个阶段的截面示意图。截面图例如沿着图2中的AA线截取。

[0096] 首先，在步骤S201中，在衬底上形成栅叠层结构，栅叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层。

[0097] 如图5a所示，在衬底201上形成层间绝缘层251和牺牲层252交替堆叠形成的栅叠层结构250。该步骤与图4a所示步骤相同，不再赘述。

[0098] 在步骤S202中，形成贯穿栅叠层结构的多个沟道柱和多个假沟道孔。

[0099] 在图5a中，进行沟道孔和假沟道孔的刻蚀，形成贯穿栅叠层结构 250的多个沟道孔和假沟道孔241，根据沟道孔形成沟道柱210。该步骤与图4a示出的步骤相同，也不再赘述。

[0100] 在步骤S203中，在假沟道孔侧壁上沉积氮化物层。

[0101] 如图5b所示，在假沟道孔241的侧壁沉积一层氮化物层244，例如采用Furnace ALD(炉管氧化原子层沉积)工艺沿假沟道孔241的侧壁沉积氮化物层，从而对整个侧壁起到粘结作用。该氮化物层244与牺牲层252材料相同，例如均为氮化硅。

[0102] 在步骤S204中，经由假沟道孔将氮化物层氧化为第二黏附层，并将多个牺牲层部分氧化为第一黏附层。

[0103] 如图5c所示，采用ISSG/RPO工艺将氮化物层244氧化为氧化物，形成第二黏附层272，第二黏附层272为条状的氧化物，形成一个支撑框架，对栅叠层结构250和假沟道孔241起到支撑作用。进一步地，在氧化形成第二黏附层272后，还进一步将假沟道孔241侧壁的多个牺牲层252部分氧化，例如，将临近假沟道孔241的牺牲层252的端部氧化，膨胀(膨胀系数
1.7)形成位于假沟道孔241侧壁的第一黏附层271。第一黏附层271和第二黏附层272共同形成黏附层270，对栅叠层结构250 和假沟道孔241起到支撑作用。并且，黏附层270还对后续填充的芯部 242起到粘接作用。第一黏附层271和第二黏附层272的材料相同。

[0104] 在步骤S205中，采用沉积工艺在假沟道孔的侧壁及底部填充芯部，芯部与第二黏附层粘接。

[0105] 如图5d所示，采用CVD ALD(Atomic layer deposition，原子层沉积)工艺在假沟道孔241内沉积芯部242。芯部242从假沟道孔241的底部延伸至顶部，填充满整个假沟道孔241，和第二黏附层272相粘接，形成假沟道柱240。芯部242例如是氧化物。

[0106] 进一步地，在步骤S206中，刻蚀去除未被氧化的多个牺牲层，形成空隙。

[0107] 如图5e，利用栅叠层结构250中的栅线缝隙(图中未示出)作为蚀刻剂通道，采用各向同性蚀刻去除栅叠层结构250中的牺牲层252从而形成空隙254，暴露出黏附层270。

[0108] 在步骤S207中，在空隙中填充金属层，形成多个栅极导体。

[0109] 进一步地，如图5f所示，利用栅线缝隙作为沉积物通道，采用原子层沉积(ALD)工艺，在栅线缝隙和空隙254中填充金属层，形成栅极导体255，金属层例如由钨组成。

[0110] 最后，采用化学机械剖光工艺(CMP)去除在栅叠层结构250的上表面上的多余结构，进行刻蚀和磨平处理，最终形成本发明第二实施例的 3D存储器结构。当然，该结构中也可能存在气泡区243，与第一实施例的处理方法类似。本实施例中的黏附层，不仅位于多个层间绝缘层251 之间，且位于假沟道孔241的整个侧壁上，将所有的层间绝缘层251连接在一起，形成更为稳定的结构，其支撑作用更加明显。

[0111] 本实施例的3D存储器件及其制造方法，在假沟道孔241的侧壁采用炉管氧化原子层沉积工艺沉积一层氮化物层244，再采用原位水汽生成氧化工艺将氮化物层244和牺牲层252部分氧化为氧化物层，从而形成相互粘接的第二黏附层272和第一黏附层271，形成支撑框架，再采用原子层沉积工艺在假沟道孔241内填充芯部242，使得芯部242和氧化物可以更好地粘接，同时采用三种不同的工艺，集成了三种工艺的优点，即可以省略去除晶圆背部多余沉积物的步骤，且得到的假沟道柱240 的膜厚一致性较好，又能避免高温工艺对结构造成的影响，利用该方法制造的存储器的稳定性好，耐热性好，制作方法简单，工艺成本较低。

[0112] 综上，本发明实施例提供的3D存储器件及其制造方法，通过在假沟道孔侧壁，将氮化物氧化成氧化物，以形成具有粘接作用的第一黏附层，从而能有效地粘接第一黏附层和芯部，以及对叠层结构形成支撑，保证叠层结构的稳定性，并且不影响芯部的填充，整个存储器结构的稳定性提升，抗热性提升，且制作成本较低，3D存储器的质量也得到了提高，良率提升。

[0113] 在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

[0114] 以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。