本发明提供了一种低辐射漏电的高压LDMOS器件结构，该器件包括AB、AC和AD三个不同截面结构。相比传统高压LDMOS器件结构，本发明在AB截面和AD截面之间增加了一个AC截面结构。元胞区和非元胞区(场区)交界处往元胞区一侧，即AC截面，删去第二导电类型源区，第一导电类型体区向右延伸至与AD截面中的第二导电类型源区相切，从而切断了辐射漏电途径，避免了总剂量辐射引起的器件漏电现象，降低了器件的关态损耗，提高了器件抗总剂量辐射能力。
1.低辐射漏电的高压LDMOS器件结构，其特征在于：包括AB、AC和AD三个不同截面结构；
其中AB是从器件内部沿半径向外依次经过第二导电类型漏区（6）、有源区（8）、第二导电类型漂移区（4）和第一导电类型阱区（3）方向；AC是从器件内部沿半径向外依次经过第二导电类型漏区（6）、有源区（8）、第二导电类型漂移区（4）、有源区（8）、第一导电类型阱区（3）和第一导电类型体区（1）方向；AD是从器件内部沿半径向外依次经过第二导电类型漏区（6）、有源区（8）、第二导电类型漂移区（4）、有源区（8）、第一导电类型阱区（3）、第二导电类型源区（2）以及第一导电类型体区（1）方向；
沿AB截面：包括在第一导电类型衬底（7）上形成的埋氧化层（14），在埋氧化层（14）上形成的第二导电类型漂移区（4），第一导电类型阱区（3）位于第二导电类型漂移区（4）的内部左上角，第二导电类型阱区（5）位于第二导电类型漂移区（4）的内部右上角，第二导电类型漏区（6）置于第二导电类型阱区（5）内部右上角，场氧化层（12）置于器件表面、延伸并覆盖第二导电类型阱区（5）部分表面，多晶栅电极（10）位于场氧化层（12）上方，漏电极（13）置于第二导电类型漏区（6）上方；
沿AC截面：包括在第一导电类型衬底（7）上形成的埋氧化层（14），在埋氧化层（14）上形成的第二导电类型漂移区（4），第一导电类型阱区（3）位于第二导电类型漂移区（4）的内部左上角，第一导电类型体区（1）位于第一导电类型（3）内部，源电极（9）置于第一导电类型体区（1）上方，第二导电类型阱区（5）位于第二导电类型漂移区（4）的内部右上角，第二导电类型漏区（6）置于第二导电类型阱区（5）内部右上角，漏电极（13）置于第二导电类型漏区（6）上方，场氧化层（12）置于器件表面，延伸并覆盖第二导电类型阱区（5）部分表面，栅氧化层（11）位于多晶栅电极（10）下方，并和场氧化层（12）相连接；
沿AD截面：包括在第一导电类型衬底（7）上形成的埋氧化层（14），在埋氧化层（14）上形成的第二导电类型漂移区（4），第一导电类型阱区（3）位于第二导电类型漂移区（4）内部左上角，第一导电类型体区（1）位于第一导电类型（3）内部，第二导电类型源区（2）位于第一导电类型阱区（3）内的第一导电类型体区（1）的右边，源电极（9）置于第一导电类型体区（1）上方和第二导电类型源区（2）上方，并把第一导电类型体区（1）和第二导电类型源区（2）短接，第二导电类型阱区（5）位于第二导电类型漂移区（4）的内部右上角，第二导电类型漏区（6）置于第二导电类型阱区（5）内部右上角，漏电极（13）置于第二导电类型漏区（6）上方，场氧化层（12）置于器件表面，延伸并覆盖第二导电类型阱区（5）部分表面，栅氧化层（11）位于多晶栅电极（10）下方，并和场氧化层（12）相连接。
2.根据权利要求1所述的低辐射漏电的高压LDMOS器件结构，其特征在于：所述场氧化层（12）的材料为二氧化硅或介电常数K ≤ 2.8的低K材料。
3.根据权利要求1所述的低辐射漏电的高压LDMOS器件结构，其特征在于：所述第一导电类型体区（1）切断由于总剂量辐射引起的漏电途径。
4.根据权利要求1所述的低辐射漏电的高压LDMOS器件结构，其特征在于：所述第一导电类型掺杂杂质为受主型时第二导电类型掺杂杂质为施主型，此时，漏电极相对源电极偏置为正电位；第一导电类型掺杂杂质为施主型时第二导电类型掺杂杂质为受主型，此时，漏电极相对源电极偏置为负电位。
低辐射漏电的高压LDMOS器件结构
技术领域
[0001] 本发明属于半导体功率器件领域，具体涉及低辐射漏电的高压LDMOS器件结构。
背景技术
[0002] 随着功率半导体器件在航空航天的电子系统等的应用越来越广泛，针对电源管理系统和栅驱动电路，抗辐射加固技术成为各个公司和高校的研究重点。而高压LDMOS器件作为模拟电路的核心部位，LDMOS器件的特点是占据面积大，拥有更大的场氧化层。因此在γ射线等辐射环境下，LDMOS器件容易出现耐压退化、阈值漂移和泄漏电流增大的现象，使电路静态功耗增加，严重时导致器件失效，整个电路无法正常工作，因此需要研究低辐射漏电高压LDMOS器件。
发明内容
[0003] 为解决高压LDMOS器件总剂量辐射后器件泄露电流增加的问题，本发明提出了一种低辐射漏电的高压LDMOS器件结构。总剂量辐射损伤主要是由硅和二氧化硅界面处产生的陷阱电荷造成的。高压LDMOS器件在辐射后氧化层内会产生电子空穴对，在外加电场的作用下，电子空穴对跃迁到硅和二氧化硅界面处，被氧化层陷阱捕获，形成陷阱电荷。带正电的陷阱电荷在第二导电类型漂移区和元胞区与非元胞区交界处产生镜像电荷，从而为器件提供一条流经了第二导电类型漂移区，第一导电类型阱区和第二导电类型源区的漏电途径。本发明对第一导电类型体区进行了创新，在AC截面，删去第二导电类型源区，并将第一导电类型体区向右延伸至与AD截面中的第二导电类型源区相切，从而切断辐射漏电途径，避免总剂量辐射引起的器件漏电现象，降低器件的关态损耗，提高器件抗总剂量辐射能力。
[0004] 为了实现上述发明目的，本发明技术方案如下：
[0005] 低辐射漏电的高压LDMOS器件结构，包括AB、AC和AD三个不同截面结构；其中AB是从器件内部沿半径向外依次经过第二导电类型漏区6、有源区8、第二导电类型漂移区4和第一导电类型阱区3方向；AC是从器件内部沿半径向外依次经过第二导电类型漏区6、有源区8、第二导电类型漂移区4、有源区8、第一导电类型阱区3和第一导电类型体区1方向；AD是从器件内部沿半径向外依次经过第二导电类型漏区6、有源区8、第二导电类型漂移区4、有源区8、第一导电类型阱区3、第二导电类型源区2以及第一导电类型体区1方向；
[0006] 沿AB截面：包括在第一导电类型衬底7上形成的埋氧化层14，在埋氧化层14上形成的第二导电类型漂移区4，第一导电类型阱区3位于第二导电类型漂移区4的内部左上角，第二导电类型阱区5位于第二导电类型漂移区4的内部右上角，第二导电类型漏区6置于第二型导电类型阱区5内部右上角，场氧化层12置于器件表面，延伸并覆盖第二导电类型阱区5部分表面，多晶栅电极10位于场氧化层12上方，漏电极13置于第二导电类型漏区6上方；
[0007] 沿AC截面：包括在第一导电类型衬底7上形成的埋氧化层14，在埋氧化层14上形成的第二导电类型漂移区4，第一导电类型阱区3位于第二导电类型漂移区4的内部左上角，第一导电类型体区1位于第一导电类型3内部，源电极9置于第一导电类型体区1上方，第二导电类型阱区5位于第二导电类型漂移区4的内部右上角，第二导电类型漏区6置于第二型导电类型阱区5内部右上角，漏电极13置于第二导电类型漏区6上方，场氧化层12置于器件表面，延伸并覆盖第二导电类型阱区5部分表面，栅氧化层11位于多晶栅电极10下方，并和场氧化层12相连接；
[0008] 沿AD截面：包括在第一导电类型衬底7上形成的埋氧化层14，在埋氧化层14上形成的第二导电类型漂移区4，第一导电类型阱区3位于第二导电类型漂移区4内部左上角，第一导电类型体区1位于第一导电类型3内部，第二导电类型源区2位于第一导电类型阱区3内的第一导电类型体区1的右边，源电极9置于第一导电类型体区1上方和第二导电类型源区2上方，并把第一导电类型体区1和第二导电类型源区2短接，第二导电类型阱区5位于第二导电类型漂移区4的内部右上角，第二导电类型漏区6置于第二型导电类型阱区5内部，漏电极13置于第二导电类型漏区6上方，场氧化层12置于器件表面，延伸并覆盖第二导电类型阱区5部分表面，栅氧化层11位于多晶栅电极10下方，并和场氧化层12相连接。
[0009] 作为优选方式，所述场氧化层12的材料为二氧化硅或K≤2.8的低K材料。
[0010] 作为优选方式，所述第一导电类型体区1切断由于总剂量辐射引起的漏电途径。
[0011] 作为优选方式，所述第一导电类型掺杂杂质为受主型时第二导电类型掺杂杂质为施主型，此时，漏电极相对源电极偏置为正电位；第一导电类型掺杂杂质为施主型时第二导电类型掺杂杂质为受主型，此时，漏电极相对源电极偏置为负电位。
[0012] 本发明的有益效果为：本发明提供了一种低辐射漏电的高压LDMOS器件结构，在AC截面方向上删去第二导电类型源区，并将第一导电类型体区向右延伸至与AD截面中的第二导电类型源区相切，从而切断总剂量辐射引起的漏电途径，避免总剂量辐射引起的器件漏电现象，降低器件的关态损耗，提高器件抗总剂量辐射能力。
附图说明
[0013] 图1为常规高压LDMOS器件圆形版图结构俯视图。
[0014] 图2为常规高压LDMOS器件漏电途径示意图。
[0015] 图3为本发明器件圆形版图结构俯视图。
[0016] 图4为本发明器件切断漏电途径示意图。
[0017] 图5为沿图3中AB截面的器件结构示意图。
[0018] 图6为沿图3中AC截面的器件结构示意图。
[0019] 图7为沿图3中AD截面的器件结构示意图。
[0020] 1为第一导电类型体区，2为第二导电类型源区，3为第一导电类型阱区，4为第二导电类型漂移区，5为第二导电类型阱区，6为第二导电类型漏区，7为第一导电类型衬底，8为有源区，9为源电极，10为多晶栅电极，11为栅氧化层，12为场氧化层，13为漏电极，14为埋氧化层。
具体实施方式
[0021] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0022] 图1为常规高压LDMOS器件圆形版图俯视图。AB和AD两个截面上的结构可以描述整个器件的结构，常规高压LDMOS器件结构辐射后在元胞区和非元胞区交界处会形成一个漏电路径，如图2所示。该漏电路径增加了总剂量辐射引起的泄漏电流，使电路静态功耗增加，严重时导致器件失效，整个电路无法正常工作。
[0023] 为避免该漏电路径的产生，本发明对有源区8内的第一导电类型体区1结构进行了创新，如图3所示。整个器件结构从AB、AC和AD三个截面进行描述，其中AC截面结构为本发明的创新点。在AC截面，删去第二导电类型源区，并将第一导电类型体区向右延伸至与AD截面中的第二导电类型源区相切，从而切断了漏电路径，如图4所示，有效地避免了总剂量辐射引起的漏电现象，降低了器件的关态损耗，提高了器件抗总剂量辐射能力。
[0024] 实施例
[0025] 本实施例提供了一种低辐射漏电的高压LDMOS器件结构，包括AB、AC和AD三个不同截面结构，其中AB是从器件内部沿半径向外依次经过第二导电类型漏区6、有源区8、第二导电类型漂移区4和第一导电类型阱区3方向；AC是从器件内部沿半径向外依次经过第二导电类型漏区6、有源区8、第二导电类型漂移区4、有源区8、第一导电类型阱区3和第一导电类型体区1方向；AD是从器件内部沿半径向外依次经过第二导电类型漏区6、有源区8、第二导电类型漂移区4、有源区8、第一导电类型阱区3、第二导电类型源区2以及第一导电类型体区1方向。
[0026] 沿AB截面：包括在第一导电类型衬底7上形成的埋氧化层14，在埋氧化层14上形成的第二导电类型漂移区4，第一导电类型阱区3位于第二导电类型漂移区4的内部左上角，第二导电类型阱区5位于第二导电类型漂移区4的内部右上角，第二导电类型漏区6置于第二型导电类型阱区5内部右上角，场氧化层12置于器件表面，延伸并覆盖第二导电类型阱区5部分表面，多晶栅电极10位于场氧化层12上方，漏电极13置于第二导电类型漏区6上方。
[0027] 沿AC截面：包括在第一导电类型衬底7上形成的埋氧化层14，在埋氧化层14上形成的第二导电类型漂移区4，第一导电类型阱区3位于第二导电类型漂移区4的内部左上角，第一导电类型体区1位于第一导电类型3内部，源电极9置于第一导电类型体区1上方，第二导电类型阱区5位于第二导电类型漂移区4的内部右上角，第二导电类型漏区6置于第二型导电类型阱区5内部右上角，漏电极13置于第二导电类型漏区6上方，场氧化层12置于器件表面，延伸并覆盖第二导电类型阱区5部分表面，栅氧化层11位于多晶栅电极10下方，并和场氧化层12相连接。
[0028] 沿AD截面：包括在第一导电类型衬底7上形成的埋氧化层14，在埋氧化层14上形成的第二导电类型漂移区4，第一导电类型阱区3位于第二导电类型漂移区4内部左上角，第一导电类型体区1位于第一导电类型3内部，第二导电类型源区2位于第一导电类型阱区3内的第一导电类型体区1的右边，源电极9置于第一导电类型体区1上方和第二导电类型源区2上方，并把第一导电类型体区1和第二导电类型源区2短接，第二导电类型阱区5位于第二导电类型漂移区4的内部右上角，第二导电类型漏区6置于第二型导电类型阱区5内部，漏电极13置于第二导电类型漏区6上方，场氧化层12置于器件表面，延伸并覆盖第二导电类型阱区5部分表面，栅氧化层11位于多晶栅电极10下方，并和场氧化层12相连接。
[0029] 所述场氧化层12的材料为二氧化硅或K≤2.8的低K材料。
[0030] 所述第一导电类型体区1切断由于总剂量辐射引起的漏电途径。
[0031] 所述第一导电类型掺杂杂质为受主型时第二导电类型掺杂杂质为施主型，此时，漏电极相对源电极偏置为正电位；第一导电类型掺杂杂质为施主型时第二导电类型掺杂杂质为受主型，此时，漏电极相对源电极偏置为负电位。
[0032] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
