一种时钟同步电路

摘要

本发明公开了一种时钟同步电路，包括有源晶振晶振输出预设频率的第一信号至阻容滤波电路，阻容滤波电路对第一信号进行滤波处理之后输出至第一时钟芯片，第一时钟芯片对第一信号进行处理之后输出三路第一预设频率的时钟信号和三路第二预设频率的时钟信号；第一预设频率的时钟信号和第二预设频率的时钟信号分别输入至第二、第三、第四时钟芯片，第二、第三、第四时钟芯片分别输出七路第一预设频率的时钟信号和七路第二预设频率的时钟信号；第二、第三、第四时钟芯片分别输出六路第一预设频率的时钟信号和六路第二预设频率的时钟信号至RF接收器，一路第一预设频率的时钟信号和一路第二预设频率的时钟信号即参考时钟至FPGA，能够保证信号处理的精度。

权利要求

1.一种时钟同步电路，其特征在于，包括：

依次相连的有源晶振、阻容滤波电路、时钟芯片、RF接收器、FPGA；

所述有源晶振输出预设频率的第一信号至所述阻容滤波电路，所述阻容滤波电路对所述第一信号进行滤波处理之后输出至第一时钟芯片，所述第一时钟芯片对所述第一信号进行处理之后输出三路第一预设频率的时钟信号和三路第二预设频率的时钟信号；所述第一预设频率的时钟信号和第二预设频率的时钟信号分别输入至第二时钟芯片、第三时钟芯片、第四时钟芯片，所述第二时钟芯片、第三时钟芯片、第四时钟芯片分别输出七路第一预设频率的时钟信号和七路第二预设频率的时钟信号；

其中，所述第二时钟芯片、第三时钟芯片、第四时钟芯片分别输出六路第一预设频率的时钟信号和六路第二预设频率的时钟信号至所述RF接收器，一路第一预设频率的时钟信号和一路第二预设频率的时钟信号即参考时钟至所述FPGA，所述RF接收器输出高速差分信号至所述FPGA，所述FPGA在接收到所述参考时钟信号之后，对所述高速差分信号进行自校准，内部延时来保证信号的一致性。

2.如权利要求1所述的时钟同步电路，其特征在于，所述第一信号包括频率为50MHz的信号。

3.如权利要求1所述的时钟同步电路，其特征在于，所述第一时钟芯片的型号为LMK04821。

4.如权利要求1所述的时钟同步电路，其特征在于，所述第一预设频率的时钟信号包括

122.88MHz的时钟信号。

5.如权利要求1所述的时钟同步电路，其特征在于，所述第二预设频率的时钟信号包括

400KHz的时钟信号。

6.如权利要求1所述的时钟同步电路，其特征在于，所述RF接收器的型号为ADRV9008。

说明书

一种时钟同步电路

技术领域

[0001] 本发明涉及电路领域，特别是涉及一种时钟同步电路。

背景技术

[0002] 军用设备的信号处理的一般设计中，电路的时钟相位达到RF接收器时间差异过大，造成处理的结果误差较大。一般设计中，时钟精度一般达到皮秒级别，结果误差保证在0.1%以内，精度不够高、误差也较大。因此，本发明发明人提出了一种时钟同步电路来解决上述问题。

发明内容

[0003] 为了解决上述问题，本发明的目的是提供一种时钟同步电路，可以保证信号处理的精度，误差小。

[0004] 基于此，本发明提供了一种时钟同步电路，所述电路包括：

[0005] 依次相连的有源晶振、阻容滤波电路、时钟芯片、RF接收器、FPGA；

[0006] 所述有源晶振晶振输出预设频率的第一信号至所述阻容滤波电路，所述阻容滤波电路对所述第一信号进行滤波处理之后输出至所述第一时钟芯片，所述第一时钟芯片对所述第一信号进行处理之后输出三路第一预设频率的时钟信号和三路第二预设频率的时钟信号；所述第一预设频率的时钟信号和第二预设频率的时钟信号分别输入至第二时钟芯片、第三时钟芯片、第四时钟芯片，所述第二时钟芯片、第三时钟芯片、第四时钟芯片分别输出七路第一预设频率的时钟信号和七路第二预设频率的时钟信号；

[0007] 其中，所述第二时钟芯片、第三时钟芯片、第四时钟芯片分别输出六路第一预设频率的时钟信号和六路第二预设频率的时钟信号至所述RF接收器，一路第一预设频率的时钟信号和一路第二预设频率的时钟信号即参考时钟至所述FPGA，所述RF接收器输出高速差分信号至所述FPGA，所述FPGA在接收到所述参考时钟信号之后，对所述高速差分信号进行自校准，内部延时来保证信号的一致性。 其中，所述第一信号包括频率为50MHz的信号。

[0008] 其中，所述第一时钟芯片的型号为LMK04821。

[0009] 其中，所述第一预设频率的时钟信号包括122.88MHz的时钟信号。

[0010] 其中，所述第二预设频率的时钟信号包括400KHz的时钟信号。

[0011] 其中，所述RF接收器的型号为ADRV9008。

[0012] 本发明主要是18路时钟的同步优化，18路时钟以最小时间差到达RF接收器，保证信号处理的精度。本电路是在电路及程序设计上同时对时钟信号进行同步处理；一般设计中，时钟精度一般达到皮秒级别，结果误差保证在0.1%以内，本同步电路可以达到飞秒级别，结果误差保证在0.01%以内。

附图说明

[0013] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0014] 图1是本发明实施例提供的时钟同步电路的示意图；

[0015] 图2是本发明实施例提供的时钟同步电路的另一示意图；

[0016] 图3是本发明实施例提供的LMK04821‑1的电路图；

[0017] 图4是本发明实施例提供的LMK04821‑2/3/4的电路图；

[0018] 图5是本发明实施例提供的ADRV9008‑1的电路图。

具体实施方式

[0019] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0020] 图1是本发明实施例提供的时钟同步电路的示意图，所述电路包括：

[0021] 依次相连的有源晶振101、阻容滤波电路102、时钟芯片103、RF接收器104、FPGA105；

[0022] 图2是本发明实施例提供的时钟同步电路的另一示意图，所述有源晶振晶振输出预设频率的第一信号至所述阻容滤波电路，所述阻容滤波电路对所述第一信号进行滤波处理之后输出至所述第一时钟芯片，所述第一时钟芯片对所述第一信号进行处理之后输出三路第一预设频率的时钟信号和三路第二预设频率的时钟信号；所述第一预设频率的时钟信号和第二预设频率的时钟信号分别输入至第二时钟芯片、第三时钟芯片、第四时钟芯片，所述第二时钟芯片、第三时钟芯片、第四时钟芯片分别输出七路第一预设频率的时钟信号和七路第二预设频率的时钟信号；

[0023] 其中，所述第二时钟芯片、第三时钟芯片、第四时钟芯片分别输出六路第一预设频率的时钟信号和六路第二预设频率的时钟信号至所述RF接收器，一路第一预设频率的时钟信号和一路第二预设频率的时钟信号即参考时钟至所述FPGA，所述RF接收器输出高速差分信号至所述FPGA，所述FPGA在接收到所述参考时钟信号之后，对所述高速差分信号进行自校准，内部延时来保证信号的一致性。其中，所述第一信号包括频率为50MHz的信号。

[0024] 图3是本发明实施例提供的LMK04821‑1的电路图，所述第一时钟芯片的型号为LMK04821。

[0025] 其中，所述第一预设频率的时钟信号包括122.88MHz的时钟信号。

[0026] 其中，所述第二预设频率的时钟信号包括400KHz的时钟信号。

[0027] 图5是本发明实施例提供的ADRV9008‑1的电路图，所述RF接收器的型号为ADRV9008。

[0028] LMK04821特点：

[0029] 1、支持JESD204B高速接口标准；

[0030] 2、超低抖动：88 fs RMS Jitter (12 kHz to 20 MHz)；（1015fs（飞秒）=1s（秒））[0031] 3、超低噪声：–162.5 dBc/Hz Noise Floor at 245.76 MHz

[0032] 差分走线：系统时钟122.88MHZ；同步时钟480KHz;

[0033] LMK04821‑1的3路输入输出同步：0‑DELAY模式，固定相位关系，再调整内部延迟，使信号同步；

[0034] LMK04821‑1与LMK04821‑2/3/4之间的走线做等长处理；

[0035] 图4是本发明实施例提供的LMK04821‑2/3/4的电路图，LMK04821‑2/3/4输入输出相位同步：0‑DELAY模式，固定相位关系，再调整内部延迟，使信号同步；

[0036] LMK04821‑2/3/4分别与18路ADRV9008‑1之间的时钟走线做等长处理；

[0037] 自校准模式：

[0038] 一个1分18路功分器作为标准件，RF信号通过功分器对18路ADRV9008‑1输出信号；

[0039] FPGA收到系统时钟/同步时钟后，对18路ADRV9008‑1的输出信号进行自校准，内部延时保证信号的一致性；

[0040] U57是50MHz有源晶振，输出50MHz,经过阻容滤波电路，送给LMK04821‑1；LMK04821‑1经过内部处理，输出4路122.88MHz和4路400KHz时钟信号。

[0041] 输出分别输出1路122.88MHz和400KHz给LMK04821‑2/3/4，LMK04821‑2/3/4再分别输出7路122.88MHz和400KHz，其中3*6=18路时钟分别给18路ADRV9008使用，3*1=3路时钟给FPGA作为参考时钟。

[0042] ADRV9008输入高频信号，经过时钟输入以及内部处理后，输出高速差分信号给FPGA。

[0043] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。