一种互连结构、三维存储器件及互连结构的制作方法

摘要

本发明提供一种互连结构、三维存储器件及互连结构的制作方法，该互连结构包括第一连接焊盘、第一接触部及间隔设置的第一走线、第二走线，其中，第一走线、第一连接焊盘及第二走线位于同一走线层，且第一走线与第二走线通过第一连接焊盘连接，第一接触部位于第一连接焊盘的下方，并与第一连接焊盘电连接。本发明将接触部的位置从高压走线/低压走线的中心移至焊盘的中心，从而消除接触部与虚拟走线之间的击穿点，其好处一方面在于不需要继续增大走线之间的距离，从而有利于有效控制芯片尺寸，另一方面可以有效提高三维存储器件的线对线击穿电压。

权利要求

1.一种互连结构，其特征在于，包括：

间隔设置的第一走线和第二走线；

第一连接焊盘，位于所述第一走线与所述第二走线之间，所述第一走线、所述第一连接焊盘及所述第二走线位于同一走线层，且所述第一走线与所述第二走线通过所述第一连接焊盘连接；

第一接触部，位于所述第一连接焊盘的下方，并与所述第一连接焊盘电连接；

其中，所述第一走线的电压大于或等于20V，所述互连结构还包括：间隔设置的第四走线、第五走线，所述第四走线的电压小于或等于10V，且所述第四走线与所述第一走线位于同一直线上，所述第五走线位于所述第四走线的任意一侧并与所述第四走线相邻；

第二连接焊盘，位于所述第四走线与所述第五走线之间，并与所述第四走线与所述第五走线电连接；

第二接触部，位于所述第二连接焊盘的下方，并与所述第二连接焊盘电连接。

2.根据权利要求1所述的互连结构，其特征在于：所述第二走线在沿所述第一走线指向所述第二走线的方向上突出于所述第一接触部。

3.根据权利要求1所述的互连结构，其特征在于：所述第一走线在沿远离所述第二走线的方向上突出于所述第一接触部。

4.根据权利要求1所述的互连结构，其特征在于：所述第一接触部对准所述第一连接焊盘的中心。

5.根据权利要求1所述的互连结构，其特征在于：所述第五走线在所述第四走线垂直指向所述第五走线的方向上突出于所述第二接触部。

6.根据权利要求1所述的互连结构，其特征在于：所述第四走线在所述第五走线垂直指向所述第四走线的方向上突出于所述第二接触部。

7.根据权利要求1所述的互连结构，其特征在于：所述互连结构还包括与所述第一走线间隔设置的多条第六走线，所述第六走线为虚拟走线，多条所述第六走线分布于所述第一走线的两侧。

8.根据权利要求1所述的互连结构，其特征在于：所述互连结构还包括与所述第一走线间隔设置的第七走线，所述第七走线的电压小于或等于10V，且所述第七走线位于所述第一走线的一侧。

9.一种三维存储器件，其特征在于：所述三维存储器件包括如权利要求1～8任意一项所述的互连结构。

10.一种互连结构的制作方法，其特征在于，包括以下步骤：提供一衬底，形成接触层于所述衬底上，所述接触层包括第一接触部；

形成走线层于所述接触层上，所述走线层包括第一连接焊盘及间隔设置的第一走线和第二走线；

其中，所述第一连接焊盘位于所述第一走线与所述第二走线之间，所述第一走线与所述第二走线通过所述第一连接焊盘连接，所述第一接触部位于所述第一连接焊盘的下方，并与所述第一连接焊盘电连接；

其中，所述第一走线的电压大于或等于20V，所述互连结构还包括：间隔设置的第四走线、第五走线，所述第四走线的电压小于或等于10V，且所述第四走线与所述第一走线位于同一直线上，所述第五走线位于所述第四走线的任意一侧并与所述第四走线相邻；

第二连接焊盘，位于所述第四走线与所述第五走线之间，并与所述第四走线与所述第五走线电连接；

第二接触部，位于所述第二连接焊盘的下方，并与所述第二连接焊盘电连接。

11.根据权利要求10所述的互连结构的制作方法，其特征在于：所述第二走线在所述第一走线指向所述第二走线的方向上突出于所述第一接触部。

12.根据权利要求10所述的互连结构的制作方法，其特征在于：所述第一走线在沿远离所述第二走线的方向上突出于所述第一接触部。

13.根据权利要求10所述的互连结构的制作方法，其特征在于：所述第一接触部对准所述第一连接焊盘的中心。

14.根据权利要求10所述的互连结构的制作方法，其特征在于：所述第五走线在所述第四走线垂直指向所述第五走线的方向上突出于所述第二接触部。

15.根据权利要求10所述的互连结构的制作方法，其特征在于：所述第四走线在所述第五走线垂直指向所述第四走线的方向上突出于所述第二接触部。

16.根据权利要求10所述的互连结构的制作方法，其特征在于：所述互连结构还包括与所述第一走线间隔设置的多条第六走线，所述第六走线为虚拟走线，多条所述第六走线分布于所述第一走线的两侧。

17.根据权利要求10所述的互连结构的制作方法，其特征在于：所述互连结构还包括与所述第一走线间隔设置的第七走线，所述第七走线的电压小于或等于10V，且所述第七走线在位于所述第一走线的一侧。

说明书

一种互连结构、三维存储器件及互连结构的制作方法

[0001] 本申请是针对申请日为2019年09月05日，申请号为201910836140.5，发明名称为一种互连结构、三维存储器件及互连结构的制作方法的专利申请提出的分案申请。

技术领域

[0002] 本发明属于半导体集成电路领域，涉及一种互连结构、三维存储器件及其互连结构的制作方法。

背景技术

[0003] 在三维逻辑与非闪存(3D NAND)技术中，随着互补金属氧化物半导体页面缓冲电路(CMOS Page Buffer circuit)中高压金属氧化物半导体(HV MOS)上层的金属走线越来越密集，只有不断减小金属走线的宽度和金属走线之间的间距，然而接触部(contact)的尺寸又不能对应减小，当接触部的宽度大于金属走线宽度时，容易引起接触部与虚拟(dummy)走线之间提前击穿的问题。其中，虚拟走线不起实际的电路连接作用，其存在的目的是增加金属层的密度，防止刻蚀时出现刻蚀不足或刻蚀过度。

[0004] 当前的解决方案主要是增大金属走线之间的距离，从而减少两根金属走线之间的电压差，但随着3D NAND技术层数越来越多，器件后段走线数量大幅度增加，增大走线之间的距离已不再可能。

[0005] 因此，如何设计一种新的互连结构、三维存储器件及制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

[0006] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种互连结构，包括：

[0007] 平行设置的第一走线、第二走线和第三走线，在所述第一走线、所述第二走线及所述第三走线的排列方向上，所述第二走线位于所述第一走线与所述第三走线之间；

[0008] 第一连接焊盘，位于所述第一走线与所述第二走线之间，并与所述第一走线与所述第二走线电连接；

[0009] 第一接触部，位于所述第一连接焊盘的下方，并与所述第一连接焊盘电连接，所述第二走线在所述第一走线指向所述第二走线的所述排列方向上突出于所述第一接触部。

[0010] 可选地，所述第一走线为高压走线或低压走线。

[0011] 可选地，所述第三走线为虚拟走线。

[0012] 可选地，所述第一走线在沿远离所述第二走线的所述排列方向上突出于所述第一接触部。

[0013] 可选地，所述第一接触部对准所述第一连接焊盘的中心。

[0014] 可选地，所述第一走线为高压走线，所述互连结构还包括：

[0015] 平行设置的第四走线、第五走线，所述第四走线为低压走线，且所述第四走线与所述第一走线位于同一直线上，所述第五走线位于所述第四走线的任意一侧并与所述第四走线相邻；

[0016] 第二连接焊盘，位于所述第四走线与所述第五走线之间，并与所述第四走线与所述第五走线电连接；

[0017] 第二接触部，位于所述第二连接焊盘的下方，并与所述第二连接焊盘电连接，所述第五走线在所述第四走线垂直指向所述第五走线的方向上突出于所述第二接触部。

[0018] 可选地，所述第四走线在所述第五走线垂直指向所述第四走线的方向上突出于所述第二接触部。

[0019] 可选地，所述互连结构还包括与所述第一走线平行的多条第六走线，所述第六走线为虚拟走线，多条所述第六走线在所述排列方向上分布于所述第一走线的两侧。

[0020] 可选地，所述互连结构还包括与所述第一走线平行的第七走线，所述第七走线为低压走线，且所述第七走线在所述排列方向上位于所述第一走线的一侧。

[0021] 本发明还提供一种三维存储器件，所述三维存储器件包括如上任意一项所述的互连结构。

[0022] 本发明还提供一种互连结构的制作方法，包括以下步骤：

[0023] 提供一衬底，形成接触层于所述衬底上，所述接触层包括第一接触部；

[0024] 形成走线层于所述接触层上，所述走线层包括第一连接焊盘及平行设置的第一走线、第二走线和第三走线；

[0025] 其中，在所述第一走线、所述第二走线及所述第三走线的排列方向上，所述第二走线位于所述第一走线与所述第三走线之间，所述第一连接焊盘位于所述第一走线与所述第二走线之间，并与所述第一走线与所述第二走线电连接，所述第一接触部位于所述第一连接焊盘的下方，并与所述第一连接焊盘电连接，所述第二走线在所述第一走线指向所述第二走线的所述排列方向上突出于所述第一接触部。

[0026] 可选地，所述第一走线为高压走线或低压走线。

[0027] 可选地，所述第三走线为虚拟走线。

[0028] 可选地，所述第一走线在沿远离所述第二走线的所述排列方向上突出于所述第一接触部。

[0029] 可选地，所述第一接触部对准所述第一连接焊盘的中心。

[0030] 可选地，所述第一走线为高压走线，所述走线层还包括第二连接焊盘及平行设置的第四走线、第五走线，所述接触层还包括第二接触部，其中，所述第四走线为低压走线，且所述第四走线与所述第一走线位于同一直线上，所述第五走线位于所述第四走线的任意一侧并与所述第四走线相邻，所述第二连接焊盘位于所述第四走线与所述第五走线之间，并与所述第四走线与所述第五走线电连接，所述第二接触部位于所述第二连接焊盘的下方，并与所述第二连接焊盘电连接，所述第五走线在所述第四走线垂直指向所述第五走线的方向上突出于所述第二接触部。

[0031] 可选地，所述第四走线在所述第五走线垂直指向所述第四走线的方向上突出于所述第二接触部。

[0032] 可选地，所述互连结构还包括与所述第一走线平行的多条第六走线，所述第六走线为虚拟走线，多条所述第六走线在所述排列方向上分布于所述第一走线的两侧。

[0033] 可选地，所述互连结构还包括与所述第一走线平行的第七走线，所述第七走线为低压走线，且所述第七走线在所述排列方向上位于所述第一走线的一侧。

[0034] 如上所述，本发明的互连结构、三维存储器件及互连结构的制作方法将高压走线/低压走线与旁边的虚拟走线之间用连接焊盘连接，并将接触部的位置从高压走线/低压走线的中心移至焊盘的中心，从而消除接触部与虚拟走线之间的击穿点，其好处一方面在于不需要继续增大走线之间的距离，从而有利于有效控制芯片尺寸，另一方面可以有效提高三维存储器件的线对线击穿电压(Vbd)。

附图说明

[0035] 图1显示为一种示例互连结构的走线平面布局图。

[0036] 图2显示为图1中虚线框所示部位的放大图。

[0037] 图3显示为图2的A‑A’向剖面图。

[0038] 图4显示为本发明的互连结构于实施例一中的走线平面布局图。

[0039] 图5显示为图4中虚线框所示部位的放大图。

[0040] 图6显示为图5的B‑B’向剖面图。

[0041] 图7显示为本发明的互连结构中所述第一接触部与第二接触部分别与晶体管的漏极与源极连接的示意图。

[0042] 元件标号说明

[0043] 101                   高压走线

[0044] 102                   低压走线

[0045] 103                   虚拟走线

[0046] 104                   第一接触部

[0047] 105                   第二接触部

[0048] 106                   低压走线

[0049] W1                    走线宽度

[0050] D1                    走线间距

[0051] d1                    接触部与相邻走线之间的间距

[0052] 201                   第一走线

[0053] 202                   第四走线

[0054] 203                   第二走线

[0055] 204                   第五走线

[0056] 205                   第一连接焊盘

[0057] 206                   第二连接焊盘

[0058] 207                   第一接触部

[0059] 208                   第二接触部

[0060] 209                   第三走线

[0061] 210                   第七走线

[0062] 211                   漏极

[0063] 212                   源极

[0064] 213                   多晶硅栅

[0065] 214                   第六走线

[0066] W2                    走线宽度

[0067] D2                    走线间距

[0068] d2                    接触部与相邻走线之间的间距

[0069] X                     排列方向

[0070] Y                     延伸方向

具体实施方式

[0071] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0072] 请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0073] 如图1所示，显示为一种示例互连结构的走线平面布局图，该三维存储器件包括位于同一直线上的高压走线101与低压走线102，所述高压走线101与所述低压走线102分别通过其下方的第一接触部104与第二接触部105为其下方的半导体元件提供高压和低压。

[0074] 作为示例，所述三维存储器件还包括分布于所述高压走线101与所述低压走线102相对两侧的多条虚拟走线103，多条所述虚拟走线103的长度可以根据需要进行调整，此处不应过分限制本发明的保护范围。

[0075] 作为示例，所述三维存储器件还包括分布于所述高压走线101与所述低压走线102右侧的低压走线106，所述低压走线106作为另一条低压走线，且所述低压走线106与所述高压走线101或所述低压走线102之间间隔有其它走线。

[0076] 如图2所示，显示为图1中虚线框所示部位的放大图。作为示例，图1中示出了走线宽度W1、走线间距D1以及接触部与相邻走线之间的间距d1，其中，由于接触部顶端的宽度大于走线宽度，使得接触部与相邻走线之间的间距d1小于走线间距D1，从而容易引起接触部与虚拟走线之间提前击穿。如图3所示，显示为图2的A‑A’向剖面图，其中采用闪电标志示出了所述第一接触部104与所述虚拟走线103之间的击穿路径。

[0077] 因此，本发明通过新的设计来改善上述问题。下面通过更为具体的实施例来说明本发明的技术方案。

[0078] 实施例一

[0079] 本实施例中提供一种互连结构，请参阅图4，显示为该互连结构的走线平面布局图，该互连结构包括第一连接焊盘205、第一接触部207及平行设置的第一走线201、第二走线203和第三走线209，其中，在所述第一走线201、所述第二走线203及所述第三走线209的排列方向X上，所述第二走线203位于所述第一走线201与所述第三走线209之间，所述第一连接焊盘205位于所述第一走线201与所述第二走线203之间，并与所述第一走线201与所述第二走线203电连接，所述第一接触部207位于所述第一连接焊盘205的下方，并与所述第一连接焊盘205电连接，所述第二走线203在所述第一走线201指向所述第二走线203的所述排列方向X上突出于所述第一接触部207。图4中还示出了所述第一走线201、第二走线203和第三走线209的延伸方向Y。

[0080] 需要指出的是，在图4中，所述第一走线201、所述第二走线203及所述第三走线209是沿正X方向依次排列，然而在其它实施例中，所述第一走线201、所述第二走线203及所述第三走线209也可以沿负X方向依次排列，此处不应过分限制本发明的保护范围。

[0081] 作为示例，所述第一走线201为高压走线或低压走线，用于通过所述第一接触部207为其下方的半导体元件提供高压和低压。需要指出的是，此处高压与低压是相对而言，所述高压走线的电压大于所述低压走线的电压，所述高压走线的电压值与低压走线的电压值可以根据实际电路的需要进行调整，此处不应过分限制本发明的保护范围。

[0082] 本实施例中，所述第一走线201作为高压走线，所述第三走线209为虚拟走线，而所述第二走线203原本也是虚拟走线，但由于所述第一连接焊盘205的存在，使得所述第二走线203与所述第一走线201等电位，因此所述第二走线203也可看做高压走线。

[0083] 请参阅图5及图6，其中，图5显示为图4中虚线框所示部位的放大图，图6显示为图5的B‑B’向剖面图。

[0084] 作为示例，图5中示出了走线宽度W2、走线间距D2以及接触部与相邻走线之间的间距d2，图6中示出了走线间距D2以及接触部与相邻走线之间的间距d2。可见，采用本发明的设计之后，即便接触部顶端的宽度大于走线宽度，接触部与相邻走线之间的间距d2仍可大于走线间距D2，从而避免了接触部与虚拟走线之间提前击穿的问题。

[0085] 作为示例，所述第一走线201在沿远离所述第二走线203的所述排列方向上也突出于所述第一接触部207。

[0086] 请回头参阅图4，本实施例中，所述互连结构还包括第二连接焊盘206、第二接触部208及平行设置的第四走线202、第五走线204，其中，所述第四走线202为低压走线，且所述第四走线202与所述第一走线201位于同一直线上，所述第五走线204位于所述第四走线202的任意一侧并与所述第四走线202相邻，所述第二连接焊盘206位于所述第四走线202与所述第五走线204之间，并与所述第四走线202与所述第五走线204电连接，所述第二接触部
208位于所述第二连接焊盘206的下方，并与所述第二连接焊盘206电连接，所述第五走线
204在所述第四走线202垂直指向所述第五走线204的方向上突出于所述第二接触部208。

[0087] 需要指出的是，在图4中，所述第五走线204位于所述第四走线202的右侧，然而在其他实施例中，所述第五走线204也可以位于所述第四走线202的左侧，此处不应过分限制本发明的保护范围。

[0088] 作为示例，所述第四走线204在所述第五走线204垂直指向所述第四走线202的方向上也突出于所述第二接触部208。

[0089] 作为示例，所述第一接触部207优选为对准所述第一连接焊盘205的中心，所述第二接触部208优选为对准所述第二连接焊盘206的中心，从而接触部与左右两侧的走线之间的距离相等，避免一侧距离相对较小。

[0090] 作为示例，所述互连结构还包括与所述第一走线201平行的多条第六走线216，所述第六走线216为虚拟走线，多条所述第六走线216在所述排列方向上分布于所述第一走线201的两侧，其中，多条所述第六走线216的长度及布局可以根据需要进行调整，此处不应过分限制本发明的保护范围。

[0091] 作为示例，所述互连结构还包括与所述第一走线201平行的第七走线210，所述第七走线210为低压走线，且所述第七走线210在所述排列方向上位于所述第一走线的一侧。所述第七走线210作为另一条低压走线，可通过另一接触部(未图示)为另一元件提供低压。

[0092] 本实施例的互连结构将高压走线/低压走线与旁边的虚拟走线之间用连接焊盘连接，并将接触部的位置从高压走线/低压走线的中心移至焊盘的中心，从而消除接触部与虚拟走线之间的击穿点，其好处一方面在于不需要继续增大走线之间的距离，从而有利于有效控制芯片尺寸，另一方面可以有效提高三维存储器件的线对线击穿电压(Vbd)。

[0093] 实施例二

[0094] 本实施例中提供一种三维存储器件，该三维存储器件包括实施例一中所述的任意一种互连结构。

[0095] 作为示例，所述三维存储器件中设有页面缓冲高压NMOS晶体管。如图7所示，显示为所述晶体管的示意图，其中，所述晶体管包括多晶硅栅213及位于所述多晶硅213相对两侧的漏极211与源极212，所述漏极211通过所述第一接触部207连接于所述第一走线201(高压走线)下方，所述晶体管的源极212通过所述第二接触部208连接于所述第二走线202(低压走线)下方。

[0096] 作为示例，所述高压走线的电压大于或等于20V，所述低压走线的电压小于或等于10V。

[0097] 实施例三

[0098] 本实施例中提供一种三维存储器件的制作方法，包括以下步骤：

[0099] S1：提供一衬底，形成接触层于所述衬底上，所述接触层包括第一接触部；

[0100] S2：形成走线层于所述接触层上，所述走线层包括第一连接焊盘及平行设置的第一走线、第二走线和第三走线

[0101] 具体的，在所述第一走线、所述第二走线及所述第三走线的排列方向上，所述第二走线位于所述第一走线与所述第三走线之间，所述第一连接焊盘位于所述第一走线与所述第二走线之间，并与所述第一走线与所述第二走线电连接，所述第一接触部位于所述第一连接焊盘的下方，并与所述第一连接焊盘电连接，所述第二走线在所述第一走线指向所述第二走线的所述排列方向上突出于所述第一接触部。

[0102] 作为示例，可以通过形成导电层于所述接触层上方，并将所述导电层图形化，得到所述走线层。

[0103] 作为示例，也可以通过形成具有开口图形的掩膜层于所述接触层上方，并形成导电材料于所述开口图形中，得到所述走线层。

[0104] 作为示例，所述第一走线为高压走线或低压走线，所述第三走线为虚拟走线。

[0105] 作为示例，所述第一走线在沿远离所述第二走线的所述排列方向上突出于所述第一接触部。

[0106] 作为示例，所述第一接触部对准所述第一连接焊盘的中心。

[0107] 作为示例，所述第一走线为高压走线，所述走线层还包括第二连接焊盘及平行设置的第四走线、第五走线，所述接触层还包括第二接触部，其中，所述第四走线为低压走线，且所述第四走线与所述第一走线位于同一直线上，所述第五走线位于所述第四走线的任意一侧并与所述第四走线相邻，所述第二连接焊盘位于所述第四走线与所述第五走线之间，并与所述第四走线与所述第五走线电连接，所述第二接触部位于所述第二连接焊盘的下方，并与所述第二连接焊盘电连接，所述第五走线在所述第四走线垂直指向所述第五走线的方向上突出于所述第二接触部。

[0108] 作为示例，所述第四走线在所述第五走线垂直指向所述第四走线的方向上突出于所述第二接触部。

[0109] 作为示例，所述互连结构还包括与所述第一走线平行的多条第六走线，所述第六走线为虚拟走线，多条所述第六走线在所述排列方向上分布于所述第一走线的两侧。

[0110] 作为示例，所述互连结构还包括与所述第一走线平行的第七走线，所述第七走线为低压走线，且所述第七走线在所述排列方向上位于所述第一走线的一侧。

[0111] 本实施例中的制作方法可以用于制作实施例一中所述的互连结构或实施例二中的三维存储器件，通过简单改变光刻图形即可实现不同的走线层设计，具有工艺简单，不会增加制作成本的优点。

[0112] 综上所述，本发明的三维存储器件及其制作方法将高压走线/低压走线与旁边的虚拟走线之间用连接焊盘连接，并将接触部的位置从高压走线/低压走线的中心移至焊盘的中心，从而消除接触部与虚拟走线之间的击穿点，其好处一方面在于不需要继续增大走线之间的距离，从而有利于有效控制芯片尺寸，另一方面可以有效提高三维存储器件的线对线击穿电压(Vbd)。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0113] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。