恒流源驱动电路及其控制方法

摘要

本发明公开了恒流源驱动电路的控制方法和恒流源驱动电路，恒流源驱动电路包括由电流输入单元和电流输出单元组成的电流镜，所述电流输出单元的输出电流划分为至少2个输出区间；所述控制方法包括：根据输出区间控制电流输入单元和电流输出单元中MOS管的接入个数，且满足：输出区间1：电流输入单元中接入的MOS管的总数量被控制为X1、电流输出单元中接入的MOS管的总数量被控制为Z1；输出区间2：电流输入单元中接入的MOS管的总数量被控制为X2、电流输出单元中接入的MOS管的总数量被控制为Z2；其中，X1/Z1＝X2/Z2＝……Xn/Zn，X1‑Xn各不相等。

权利要求

1.恒流源驱动电路的控制方法，恒流源驱动电路包括由电流输入单元和电流输出单元组成的电流镜，其特征在于，所述电流输出单元的输出电流划分为至少2个输出区间；

所述控制方法包括：根据输出区间控制电流输入单元和电流输出单元中MOS管的接入个数，且满足：输出区间1：电流输入单元中接入的MOS管的总数量被控制为X1、电流输出单元中接入的MOS管的总数量被控制为Z1；

输出区间2：电流输入单元中接入的MOS管的总数量被控制为X2、电流输出单元中接入的MOS管的总数量被控制为Z2；

……

输出区间n：电流输入单元中接入的MOS管的总数量被控制为Xn、电流输出单元中接入的MOS管的总数量被控制为Zn；

其中，X1/Z1＝X2/Z2＝……Xn/Zn，X1‑Xn各不相等。

2.根据权利要求1所述的恒流源驱动电路的控制方法，其特征在于，所述MOS管的总数量接入控制方式包括：

方式1：将所有MOS管视为单管而单独控制接入；

方式2：对所有MOS管分区划分，得到至少2个MOS管分区，将每个MOS管分区作为整体区而整体控制接入、同时对每个MOS管分区内的MOS管视为单管而单独控制接入。

3.根据权利要求1或2所述的恒流源驱动电路的控制方法，其特征在于，电流输入单元为：第一MOS管器件；

电流输出单元为：至少2组并联的MOS管器件，包括：

第二MOS管器件，与所述第一MOS管器件形成第一电流镜；

第三MOS管器件，与所述第一MOS管器件形成第二电流镜；

第二MOS管器件和第三MOS管器件的源漏总电流作为恒流源的输出电流IOUT；

输出区间1：第一MOS管器件中接入的MOS管的总数量被控制为X1、第二MOS管器件和第三MOS管器件均被控制接入，形成双电流镜接入，此时，第二MOS管器件中接入的MOS管的数量被控制为Y1，第三MOS管器件中接入的MOS管的数量被控制为Y2，Z1＝Y1+Y2；

输出区间2：第一MOS管器件中接入的MOS管的总数量被控制为X2、第二MOS管器件和第三MOS管器件中之一被控制接入，形成单电流镜接入，第二MOS管器件中接入的MOS管的数量被控制为Y1或0，第三MOS管器件中接入的MOS管的数量被控制为0或Y2，Z2＝Y1+0或0+Y2。

4.根据权利要求3所述的恒流源驱动电路的控制方法，其特征在于，所述第一MOS管器件由2组并联的MOS管器件组成，定义为A组和B组，每组由相同数量的MOS管并联组成；

第二MOS管器件、第三MOS管器件分别由1组同数量的MOS管并联组成；

输出区间1：A组和B组均被控制接入，A组、B组中接入的MOS管的数量被控制为：XA′、XB′，第一MOS管器件中接入的MOS管的总数量被控制为X1，X1＝XA′+XB′；第二MOS管器件和第三MOS管器件均被控制接入，形成双电流镜接入，此时，第二MOS管器件中接入的MOS管的数量被控制为Y1，第三MOS管器件中接入的MOS管的数量被控制为Y2，Z1＝Y1+Y2；

输出区间2：A组和B组之一被控制接入，A组、B组中接入的MOS管的数量被控制为：“XA′、

0”或“0、XB′”，第一MOS管器件中接入的MOS管的总数量被控制为X2＝“XA′+0”或“0+XB′”；第二MOS管器件和第三MOS管器件中之一被控制接入，第二MOS管器件中接入的MOS管的数量被控制为Y1或0，第三MOS管器件中接入的MOS管的数量被控制为0或Y2，Z2＝“Y1′+0”或“0+Y2′”。

5.一种恒流源驱动电路，其特征在于，包括电流输入单元和电流输出单元；

电流输入单元为：第一MOS管器件，用于输出基准电流I；

电流输出单元为：至少两组并联的MOS管器件，包括：

第二MOS管器件，与所述第一MOS管器件形成第一电流镜；

第三MOS管器件，与所述第一MOS管器件形成第二电流镜；

第二MOS管器件、第三MOS管器件的源漏总电流作为恒流源的输出电流IOUT；

其中，所述电流输出单元的输出电流划分为至少2个输出区间，

每个输出区间中，所述第一MOS管器件接入的MOS管的总数量被控制为X，所述电流输出单元接入的MOS管的总数量被控制为Z；，每个输出区间中的X值各不相等，但各个输出区间的X/Z相等。

6.根据权利要求5所述的恒流源驱动电路，其特征在于，

所述第一MOS管器件、第二MOS管器件以及第三MOS管器件均采用单管宽长比相等的MOS管组成，MOS管的个数比X:Y1:Y2；

所述MOS管采用并联或串联的方式组成所述第一MOS管器件、第二MOS管器件以及第三MOS管器件。

7.根据权利要求5或6所述的恒流源驱动电路，其特征在于，所述第一MOS管器件由2组并联的MOS管器件组成，定义为A组和B组，每组由相同数量的MOS管并联组成；

第二MOS管器件、第三MOS管器件分别由1组同数量的MOS管并联组成。

8.根据权利要求5或6所述的恒流源驱动电路，其特征在于，

所述第二MOS管器件或第三MOS管器件与第一MOS管器件之间设置有开关元件；所述开关元件闭合，第二MOS管器件和第三MOS管器件均接入工作；开关元件断开，第二MOS管器件或第三MOS管器件接入工作。

9.根据权利要求8所述的恒流源驱动电路，其特征在于，所述开关元件由传输门TG4和第四MOS管组成；

所述传输门TG4串联在第一MOS管器件和第二MOS管器件之间，或串联在第一MOS管器件和第三MOS管器件之间；

相应的，所述第四MOS管的源漏极接在第二MOS管器件的栅源极之间，或接在第三MOS管器件的栅源极之间；

令所述传输门TG4输入信号为IB_N，输出信号为IB_P，所述IB_P输入第四MOS管的栅极，且满足IB_N＝1时IB_P＝0，IB_N＝0时IB_P＝1。

10.根据权利要求9所述的恒流源驱动电路，其特征在于，所述第一MOS管器件、第二MOS管器件以及第三MOS管器件接入的MOS管个数可调，其调节方式包括处理器控制、寄存器配置或控制电路。

11.根据权利要求10所述的恒流源驱动电路，其特征在于，所述控制电路包括：由第一反相器和第二反相器串联组成的主控支路，主控信号PGATE_SEL输入所述第一反相器，第一反相器输出反向主控信号ps_n，第二反相器输出正向主控信号ps_p；

由传输门TG1和第一开关器件管组成的A组控制电路，调节信号MOS_GATE经传输门TG1输出调制指令pgate，调制指令pgate经所述第一开关器件输出至A组各POMS管的栅极，所述正向主控信号ps_p作为第一开关器件的触发信号，所述反向主控信号ps_n和正向主控信号ps_p分别作为传输门TG1的控制信号；

由传输门TG2、传输门TG3、第二开关器件、第三开关器件组成的B组控制电路，所述传输门TG2和传输门TG3串联，调节信号MOS_GATE由所述传输门TG2输入，经由传输门TG3输出调节指令pgate2，调节指令pgate2经所述第三开关器件输出至B组各POMS管的栅极，所述正向主控信号ps_p作为第三开关器件的触发信号，所述传输门TG2的输入信号为IB_n，输出信号为IB_p，所述IB_p作为第二开关器件的控制信号，传输门TG2关断时，第二开关器件闭合，调节指令pgate2翻转，B组各POMS管均不导通；

其中，A组或B组中MOS管的个数为n+1。

12.根据权利要求11所述的恒流源驱动电路，其特征在于，所述第一开关器件、第二开关器件、第三开关器件为MOS管。

13.根据权利要求5或6所述的恒流源驱动电路，其特征在于，还包括一个基准电压模块和放大器，所述基准电压模块与放大器连接；

放大器输出端连接至所述第一MOS管器件、第二MOS管器件和第三MOS管器件的栅极；

所述第一MOS管器件的漏极接外置电阻R1，所述第一MOS管器件电位被所述放大器钳位到VREF，使得第一MOS管器件输出的基准电流I＝VREF/R1；

第二MOS管器件和第三MOS管器件的漏极共接作为输出电流端，使得第二MOS管器件和第三MOS管器件源漏总电流作为恒流源的输出电流IOUT；

第一MOS管器件、第二MOS管器件和第三MOS管器件的源极接电源AVDD。

说明书

恒流源驱动电路及其控制方法

技术领域

[0001] 本发明涉及恒流源产生技术领域，尤其涉及一种恒流源驱动电路及其控制方法。

背景技术

[0002] 如图1所示，为本发明专利的背景技术，是一种常用的LED显示屏恒流源驱动芯片内的恒流源驱动产生电路，图中的R1为驱动芯片的外置电阻。PMOS1、PMOS2的单管宽长比相等，它们的并联个数比为X:Y。流经PMOS2的电流为IOUT，设图中的放大器的增益无限大，恒流源的产生原理如下：

[0003] 1.从Bandgap产生出需要的参考电位VREF；

[0004] 2.PMOS1的漏端电位被放大器AMP1钳位到VREF，所以流过PMOS1的源漏电流大小为：I＝VREF/R1；

[0005] 3.PMOS2和PMOS1组成电流镜，设电流镜的电流比例(PMOS2的源漏电流比PMOS1的源漏电流)为Y/X，那么所以PMOS2的源漏电流大小为：

[0006]

[0007] 由IOUT的公式可知，IOUT的大小和精度受PMOS1和PMOS2的并联个数X和Y的比的影响。X、Y的大小直接影响IOUT的输出范围。

[0008] 现有技术为了调整IOUT的输出范围，一般把PMOS1的尺寸固定，将PMOS2的尺寸改变，即固定X，改变Y。即，现有技术采用对镜像比进行调节，这种调整方式存在以下问题：

[0009] 由于输入电流由VREF和外接电阻R1决定，而X、Y的大小决定了并联管子的个数，也就决定了单个MOS管通过的电流大小。而PMOS1、PMOS2每个通道的单管的参数需要满足在最大的输出电流下可以正常的工作，那么输出电流最小的时候，PMOS1、PMOS2通道的单个MOS的|VGS|(VGS的绝对值)都会很小，因此，单个MOS无法工作在最佳精度状态，这样会使得上面提到的两组电流镜变差，输出的恒流源精度也会变差。所以Y/X的值对于电流镜的工作状态至关重要。

发明内容

[0010] 本发明的目的在于提供一种恒流源驱动电路及其控制方法，通过对电流镜输入端与输出端并联的PMOS管的数量以输出电流IOUT(镜像比)为恒定的约束条件而进行调节，使
得单个PMOS管始终保持在一个合理精度状态下进行工作，保证了输出电流的一致性，且提
高了电流镜的精度。

[0011] 本发明通过下述技术方案实现：

[0012] 恒流源驱动电路的控制方法，恒流源驱动电路包括电流镜单元，电流镜单元包括电流输入单元和电流输出单元，

[0013] 恒流源驱动电路的控制方法，恒流源驱动电路包括由电流输入单元和电流输出单元组成的电流镜，

[0014] 所述电流输出单元的输出电流划分为至少2个输出区间；

[0015] 所述控制方法包括：根据输出区间控制电流输入单元和电流输出单元中MOS管的接入个数，且满足：

[0016] 输出区间1：电流输入单元中接入的MOS管的总数量被控制为X1、电流输出单元中接入的MOS管的总数量被控制为Z1；

[0017] 输出区间2：电流输入单元中接入的MOS管的总数量被控制为X2、电流输出单元中接入的MOS管的总数量被控制为Z2；

[0018] ……

[0019] 输出区间n：电流输入单元中接入的MOS管的总数量被控制为Xn、电流输出单元中接入的MOS管的总数量被控制为Zn；

[0020] 其中，X1/Z1＝X2/Z2＝……Xn/Zn，X1‑Xn各不相等。

[0021] 进一步的，技术方案有：

[0022] 所述MOS管的总数量接入控制方式包括：

[0023] 方式1：将所有MOS管视为单管而单独控制接入；

[0024] 方式2：对所有MOS管分区划分，得到至少2个MOS管分区，将每个MOS管分区作为整体区而整体控制接入、同时对每个MOS管分区内的MOS管视为单管而单独控制接入。

[0025] 进一步的，技术方案有：

[0026] 电流输入单元为：第一MOS管器件；

[0027] 电流输出单元为：至少2组并联的MOS管器件，包括：

[0028] 第二MOS管器件，与所述第一MOS管器件形成第一电流镜；

[0029] 第三MOS管器件，与所述第一MOS管器件形成第二电流镜；

[0030] 第二MOS管器件和第三MOS管器件的源漏总电流作为恒流源的输出电流IOUT；

[0031] 输出区间1：第一MOS管器件中接入的MOS管的总数量被控制为X1、第二MOS管器件和第三MOS管器件均被控制接入，形成双电流镜接入，此时，第二MOS管器件中接入的MOS管的数量被控制为Y1，第三MOS管器件中接入的MOS管的数量被控制为Y2，Z1＝Y1+Y2；

[0032] 输出区间2：第一MOS管器件中接入的MOS管的总数量被控制为X2、第二MOS管器件和第三MOS管器件中之一被控制接入，形成单电流镜接入，第二MOS管器件中接入的MOS管的数量被控制为Y1或0，第三MOS管器件中接入的MOS管的数量被控制为0或Y2，Z2＝Y1+0或0+
Y2。

[0033] 值得说明的是，在本申请中，有几个输出区间则电流输出单元包括几组并联的MOS管器件。

[0034] 进一步的，技术方案有：

[0035] 所述第一MOS管器件由2组并联的MOS管器件组成，定义为A组和B组，每组由相同数量的MOS管并联组成；

[0036] 第二MOS管器件、第三MOS管器件分别由1组同数量的MOS管并联组成；

[0037] 输出区间1：A组和B组均被控制接入，A组、B组中接入的MOS管的数量被控制为：XA′、XB′，第一MOS管器件中接入的MOS管的总数量被控制为X1，X1＝XA′+XB′；第二MOS管器件和第三MOS管器件均被控制接入，形成双电流镜接入，此时，第二MOS管器件中接入的MOS管的数量被控制为Y1，第三MOS管器件中接入的MOS管的数量被控制为Y2，Z1＝Y1+Y2；

[0038] 输出区间2：A组和B组之一被控制接入，A组、B组中接入的MOS管的数量被控制为：“XA′、0”或“0、XB′”，第一MOS管器件中接入的MOS管的总数量被控制为X2＝“XA′+0”或“0+XB′”；第二MOS管器件和第三MOS管器件中之一被控制接入，第二MOS管器件中接入的MOS管的数量被控制为Y1或0，第三MOS管器件中接入的MOS管的数量被控制为0或Y2，Z2＝“Y1′+0”或“0+Y2′”。

[0039] 一种恒流源驱动电路，包括电流输入单元和电流输出单元；

[0040] 电流输入单元为：第一MOS管器件，用于输出基准电流I；

[0041] 电流输出单元为：至少两组并联的MOS管器件，包括：

[0042] 第二MOS管器件，与所述第一MOS管器件形成第一电流镜；

[0043] 第三MOS管器件，与所述第一MOS管器件形成第二电流镜；

[0044] 第二MOS管器件、第三MOS管器件的源漏总电流作为恒流源的输出电流IOUT；

[0045] 其中，所述电流输出单元的输出电流划分为至少2个输出区间，

[0046] 每个输出区间中，所述第一MOS管器件接入的MOS管的总数量被控制为X，所述电流输出单元接入的MOS管的总数量被控制为Z；

[0047] 每个输出区间中的X值各不相等，但各个输出区间的X/Z相等。

[0048] 进一步的，技术方案有：

[0049] 所述第一MOS管器件、第二MOS管器件以及第三MOS管器件均采用单管宽长比相等的MOS管组成，MOS管的个数比X:Y1:Y2；

[0050] 所述MOS管采用并联或串联的方式组成所述第一MOS管器件、第二MOS管器件以及第三MOS管器件。

[0051] 所述第一MOS管器件由2组并联的MOS管器件组成，定义为A组和B组，每组由相同数量的MOS管并联组成；

[0052] 第二MOS管器件、第三MOS管器件分别由1组同数量的MOS管并联组成。

[0053] 进一步的，技术方案有：

[0054] 所述第二MOS管器件或第三MOS管器件与第一MOS管器件之间设置有开关元件；所述开关元件闭合，第二MOS管器件和第三MOS管器件均接入工作；开关元件断开，第二MOS管器件或第三MOS管器件接入工作。

[0055] 所述开关元件由传输门TG4和第四MOS管组成；

[0056] 所述传输门TG4串联在第一MOS管器件和第二MOS管器件之间，或串联在第一MOS管器件和第三MOS管器件之间；

[0057] 相应的，所述第四MOS管的源漏极接在第二MOS管器件的栅源极之间，或接在第三MOS管器件的栅源极之间；

[0058] 令所述传输门TG4输入信号为IB_N，输出信号为IB_P，所述IB_P输入第四MOS管的栅极，且满足IB_N＝1时IB_P＝0，IB_N＝0时IB_P＝1。

[0059] 进一步的，技术方案有：

[0060] 所述第一MOS管器件、第二MOS管器件以及第三MOS管器件接入的MOS管个数可调，其调节方式包括处理器控制、寄存器配置或控制电路。

[0061] 所述控制电路包括：

[0062] 由第一反相器和第二反相器串联组成的主控支路，主控信号PGATE_SEL输入所述第一反相器，第一反相器输出反向主控信号ps_n，第二反相器输出正向主控信号ps_p；

[0063] 由传输门TG1和第一开关器件管组成的A组控制电路，调节信号MOS_GATE经传输门TG1输出调制指令pgate，调制指令pgate经所述第一开关器件输出至A组各POMS
管的栅极，所述正向主控信号ps_p作为第一开关器件的触发信号，所述反向主控信号ps_n和正向主控信号ps_p分别作为传输门TG1的控制信号；

[0064] 由传输门TG2、传输门TG3、第二开关器件、第三开关器件组成的B组控制电路，所述传输门TG2和传输门TG3串联，调节信号MOS_GATE由所述传输门TG2输入，经由传输门TG3输出调节指令pgate2，调节指令pgate2经所述第三开关器件输出至B组各POMS管
的栅极，所述正向主控信号ps_p作为第三开关器件的触发信号，所述传输门TG2的输入信号为IB_n，输出信号为IB_p，所述IB_p作为第二开关器件的控制信号，传输门TG2关断时，第二开关器件闭合，调节指令pgate2翻转，B组各POMS管均不导通；

[0065] 其中，A组或B组中MOS管的个数为n+1。

[0066] 进一步的，技术方案有：

[0067] 所述第一开关器件、第二开关器件、第三开关器件为MOS管。

[0068] 进一步的，技术方案有：

[0069] 还包括一个基准电压模块和放大器，所述基准电压模块与放大器连接；

[0070] 放大器输出端连接至所述第一MOS管器件、第二MOS管器件和第三MOS管器件的栅极；

[0071] 所述第一MOS管器件的漏极接外置电阻R1，所述第一MOS管器件电位被所述放大器钳位到VREF，使得第一MOS管器件输出的基准电流I＝VREF/R1；

[0072] 第二MOS管器件和第三MOS管器件的漏极共接作为输出电流端，使得第二MOS管器件和第三MOS管器件源漏总电流作为恒流源的输出电流IOUT；

[0073] 第一MOS管器件、第二MOS管器件和第三MOS管器件的源极接电源AVDD。

[0074] 本发明的设计原理为：

[0075] 电流输出单元的输出电流被划分为多个输出区间，多个输出区间的镜像比具有相等特性。用户可以根“需求输出电流”，选择最佳精度的输出区间，达到最佳适配的效果。

[0076] 本发明是对LED显示屏的恒流源驱动电路的电流输出区间(输出范围)的控制，其目的是为了可调出的恒流源驱动电路的输出电流与预设输出电流相同时，达到所调用接入
的PMOS管的数量发生降低，从而用于实现精度的保障，从而适配出最佳精度的输出区间。

[0077] 传统的驱动电流为了获得不同镜像比，其实现方式有：可以单独对电流输出单元调节，即调节Y；也可以单独对电流输入单元调节，即调节X；还可以分别同时对电流输入单元、电流输出单元调节，即同时调节X、Y。特别是同时调节X、Y的方式，其中X、Y是独立调节维度，二者没有约束关系，同时，该调节方式仅在选择新LED时被触发。本发明调节PMOS管的数量的方式，并非是为了使得该恒流源驱动电路适应不同的镜像比，本发明同时调节X、Y时，存在调节比例跟随约束关系。使得驱动电路被接入的镜像比与预设镜像比不变，从而选择
接入数量更少的镜像比。可以理解的是：二者的手段不同、面对的对象不同、使用的时机不同。

[0078] 本发明与现有技术相比，具有如下的优点和有益效果：通过同时调节电流镜输入端与输出端并联的PMOS管的数量，让接入电路中的单个PMOS管始终处于一个合理的工作状
态，保证了控制系统输出的恒流源的一致性，且提高了电流镜的精度。

附图说明

[0079] 此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

[0080] 图1为现有技术示意图；

[0081] 图2为本发明的实施例4的原理图；

[0082] 图3为本发明的实施例4的恒流源驱动电路图；

[0083] 图4为本发明的实施例4的电流输入单元的电路图；

[0084] 图5为本发明的实施例4的电流输出单元的电路图；

[0085] 图6为本发明的实施例5的原理图；

[0086] 图7为本发明的实施例6在输出区间1的原理图；

[0087] 图8为本发明的实施例6的电流输入单元、电流输出单元的电路图；

[0088] 图9为本发明的实施例6输出区间2的原理图。

具体实施方式

[0089] 为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

[0090] 实施例1

[0091] 参见附图2‑图9。本发明中的MOS管可以是PMOS管，也可以是NMOS管，以适用于共阳极芯片和共阴极芯片，两者工作原理相同。

[0092] 下面以MOS管为PMOS管进行示例：

[0093] 恒流源驱动电路的控制方法，恒流源驱动电路包括电流镜单元，电流镜单元包括电流输入单元和电流输出单元。

[0094] 恒流源驱动电路的控制方法，恒流源驱动电路包括由电流输入单元和电流输出单元组成的电流镜，

[0095] 所述电流输出单元的输出电流划分为至少2个输出区间；

[0096] 所述控制方法包括：根据输出区间控制电流输入单元和电流输出单元中PMOS管的接入个数，且满足：

[0097] 输出区间1：电流输入单元中接入的PMOS管的总数量被控制为X1、电流输出单元中接入的MOS管的总数量被控制为Z1；

[0098] 输出区间2：电流输入单元中接入的PMOS管的总数量被控制为X2、电流输出单元中接入的PMOS管的总数量被控制为Z2；

[0099] ……

[0100] 输出区间n：电流输入单元中接入的PMOS管的总数量被控制为Xn、电流输出单元中接入的PMOS管的总数量被控制为Zn；

[0101] 其中，X1/Z1＝X2/Z2＝……Xn/Zn，X1‑Xn各不相等。

[0102] 这里的n≥2，为使得说理更简单，后续实施例中均以2个输出区间为例进行说明，大于2个输出区间的实现方式与2个输出区间的实现方式完全相同，也就是由几个输出区间
就把输出单元中的MOS管划分为多少个组，例如3个输出区间，则输出单元包括3组MOS管器
件，4个输出区间则包括4组MOS管器件。

[0103] 所述PMOS管的总数量接入控制方式包括：

[0104] 方式1：将所有PMOS管视为单管而单独控制接入；

[0105] 方式2：对所有PMOS管分区划分，得到至少2个PMOS管分区，将每个PMOS管分区作为整体区而整体控制接入、同时对每个PMOS管分区内的PMOS管视为单管而单独控制接入。

[0106] 本发明可以将上述2个方式自由组合进行实施。

[0107] 比如：电流输入单元中的所有PMOS管视为单管而单独控制接入，电流输出单元的所有PMOS管分区划分；为了适应电流输入单元单独控制接入的总数量不同，使得电流输出
单元整体控制接入不同数量的整体区。

[0108] 又比如：电流输入单元中的所有PMOS管视为单管而单独控制接入，电流输出单元的的所有PMOS管视为单管而单独控制接入；为了适应电流输入单元单独控制接入的总数量
不同，使得电流输出单元单独控制接入的总数量不同。

[0109] 又比如：电流输入单元的所有PMOS管分区划分，电流输出单元中的所有PMOS管视为单管而单独控制接入，为了适应电流输入单元整体控制接入的整体区的数量不同，使得
电流输出单元单独控制接入的总数量不同。

[0110] 又比如：电流输入单元的所有PMOS管分区划分，电流输出单元的所有PMOS管分区划分；为了适应电流输入单元整体控制接入的整体区的数量不同(接入的整体区的数量不
同会导致电流输入单元接入的总数量不同)，使得电流输出单元整体控制接入不同数量的
整体区。

[0111] 实施例2

[0112] 参见附图2‑图9。

[0113] 按照上述实施指引，可以获得以下电流输入单元、电流输出单元的具体实现方式：

[0114] 优选的，电流输入单元为：第一PMOS管器件，

[0115] 电流输出单元为：并联的第二PMOS管器件和第三PMOS管器件(对应2个输出区间的情形)；

[0116] 第二PMOS管器件，与所述第一PMOS管器件形成第一电流镜；

[0117] 第三PMOS管器件，与所述第一PMOS管器件形成第二电流镜；

[0118] 第二PMOS管器件和第三PMOS管器件的源漏总电流作为恒流源的输出电流IOUT；

[0119] 输出区间1：第一PMOS管器件中接入的PMOS管的总数量被控制为X1、第二PMOS管器件和第三PMOS管器件均被控制接入，形成双电流镜接入，此时，第二PMOS管器件中接入的
PMOS管的数量被控制为Y1，第三PMOS管器件中接入的PMOS管的数量被控制为Y2，Z1＝Y1+
Y2；

[0120] 输出区间2：第一PMOS管器件中接入的PMOS管的总数量被控制为X1、第二PMOS管器件和第三PMOS管器件中之一被控制接入，形成单电流镜接入，第二PMOS管器件中接入的
PMOS管的数量被控制为Y1或0，第三PMOS管器件中接入的PMOS管的数量被控制为0或Y2，Z2
＝Y1+0或0+Y2。

[0121] Y1＝Y2＝Y。

[0122] 优选的，所述第一PMOS管器件由2组并联的PMOS管器件组成，定义为A组和B组，每组由相同数量的PMOS管并联组成；

[0123] 第二PMOS管器件、第三PMOS管器件分别由1组同数量的PMOS管并联组成；

[0124] 输出区间1：A组和B组均被控制接入，A组、B组中接入的PMOS管的数量被控制为：XA′、XB′，第一PMOS管器件中接入的PMOS管的总数量被控制为X1，X1＝XA′+XB′；第二PMOS管器件和第三PMOS管器件均被控制接入，形成双电流镜接入，此时，第二PMOS管器件中接入的PMOS管的数量被控制为Y1，第三PMOS管器件中接入的PMOS管的数量被控制为Y2，Z1＝Y1+
Y2；

[0125] 输出区间2：A组和B组之一被控制接入，A组、B组中接入的PMOS管的数量被控制为：“XA′、0”或“0、XB′”，第一PMOS管器件中接入的PMOS管的总数量被控制为X2＝“XA′+0”或“0+XB′”；第二PMOS管器件和第三PMOS管器件中之一被控制接入，第二PMOS管器件中接入的
PMOS管的数量被控制为Y1或0，第三PMOS管器件中接入的PMOS管的数量被控制为0或Y2，Z2
＝“Y1′+0”或“0+Y2′”。

[0126] 优选的，XA＝XB＝X，Y1＝Y2＝Y。

[0127] 优选的，电流输入单元为第一PMOS管器件，

[0128] 电流输出单元为第二PMOS管器件，

[0129] 第二PMOS管器件，与所述第一PMOS管器件形成一个电流镜；

[0130] 第二PMOS管器件的源漏总电流作为恒流源的输出电流IOUT。

[0131] 输出区间1：第一PMOS管器件中接入的PMOS管的总数量被控制为X1、第二PMOS管器件中接入的PMOS管的数量被控制为Z1；

[0132] 输出区间2：第一PMOS管器件中接入的PMOS管的总数量被控制为X2、第二PMOS管器件中接入的PMOS管的数量被控制为Z2。

[0133] 优选的，第一PMOS管器件和第二PMOS管器件均由1组并联的PMOS管器件组成，且被划分为两组，第一PMOS管器件的两组定义为A1组和B1组，第二PMOS管器件的两组定义为A2
组和B2组；

[0134] 输出区间1：第一PMOS管器件的A1组和B1组均被控制接入，A1组、B1组中接入的PMOS管的数量被控制为：XA1′、XB1′，第一PMOS管器件中接入的PMOS管的总数量被控制为X1，X1＝XA1′+XB1′；第二PMOS管器件的A2组和B2组均被控制接入，A2组、B2组中接入的PMOS管的数量被控制为：YA2′、YB2′，第二PMOS管器件中接入的PMOS管的数量被控制为Z1，Z1＝YA2′+YB2′；

[0135] 输出区间2：第一PMOS管器件的A1组和B1组之一被控制接入，A1组、B1组中接入的PMOS管的数量被控制为：“XA1′、0”或“0、XB1′”，第一PMOS管器件中接入的PMOS管的总数量被控制为X2＝“XA1′+0”或“0+XB1′”；第二PMOS管器件的A2组和B2组之一被控制接入，A2组、B2组中接入的PMOS管的数量被控制为：“YA2′、0”或“0、YB2′”，第二PMOS管器件中接入的PMOS管的数量被控制为Z2，Z2＝YA2′+0′或0′+YA2′。

[0136] 实施例3

[0137] 参见附图2‑图9。

[0138] 本发明还提供了一种恒流源驱动电路，包括：

[0139] 恒流源驱动电路，包括电流输入单元和电流输出单元组成的电流镜。

[0140] 其中，

[0141] 电流输入单元为：在输出区间1，接入的PMOS管的总数量被控制为X1的电流输入单元；

[0142] 电流输出单元为：在输出区间1，接入的PMOS管的总数量被控制为Z1的电流输出单元；

[0143] 电流输入单元为：在输出区间2，接入的PMOS管的总数量被控制为X2的电流输入单元；

[0144] 电流输出单元为：在输出区间2，接入的PMOS管的总数量被控制为Z2的电流输出单元；

[0145] ......；

[0146] 其中，X1/Z1＝X2/Z2＝……Xn/Zn，X1‑Xn各不相等，其具体表现可以是10/5＝20/10＝30/15等等。

[0147] 优选的，接入的PMOS管的总数量的方式有：

[0148] 方式1：将所有PMOS管视为单管而单独控制接入；

[0149] 方式2：对所有PMOS管分区划分，得到至少2个PMOS管分区，将每个PMOS管分区作为整体区而整体控制接入、同时对每个PMOS管分区内的PMOS管视为单管而单独控制接入。

[0150] 实施例4

[0151] 参见附图2‑图5。

[0152] 在上述实施例3的基础上，为了支持电流输入单元、电流输出单元可以完成上述状态，本发明以下对电流输入单元、电流输出单元作出如下结构方面的约束：

[0153] 优选的，电流输入单元为：第一PMOS管器件，用于输出基准电流I；

[0154] 电流输出单元为：并联的第二PMOS管器件和第三PMOS管器件；

[0155] 第二PMOS管器件，与所述第一PMOS管器件形成第一电流镜；

[0156] 第三PMOS管器件，与所述第一PMOS管器件形成第二电流镜；

[0157] 第二PMOS管器件和第三PMOS管器件的源漏总电流作为恒流源的输出电流IOUT。

[0158] 优选的，所述第一PMOS管器件、第二PMOS管器件以及第三PMOS管器件均采用单管宽长比相等的PMOS管组成，PMOS管的个数比X:Y1:Y2；

[0159] 所述PMOS管采用并联或串联的方式组成所述第一PMOS管器件、第二PMOS管器件以及第三PMOS管器件。

[0160] 优选的，所述第一MOS管器件由2组并联的MOS管器件组成，定义为A组和B组，每组由相同数量的MOS管并联组成；第二MOS管器件、第三MOS管器件分别由1组同数量的MOS管并联组成。

[0161] 优选的，第二PMOS管器件、第三PMOS管器件接入的PMOS管个数可调，其调节方式包括处理器控制、寄存器配置或控制电路；

[0162] 所述第二PMOS管器件或第三PMOS管器件与第一PMOS管器件之间设置有开关元件；所述开关元件闭合，第二PMOS管器件和第三PMOS管器件均接入工作；开关元件断开，第二
PMOS管器件或第三PMOS管器件接入工作。

[0163] 优选的，所述开关元件由传输门TG4和第四PMOS管组成；

[0164] 所述传输门TG4串联在第一PMOS管器件和第二PMOS管器件之间，或串联在第一PMOS管器件和第三PMOS管器件之间；

[0165] 相应的，所述第四PMOS管的源漏极接在第二PMOS管器件的栅源极之间，或接在第三PMOS管器件的栅源极之间；

[0166] 令所述传输门TG4输入信号为IB_N，输出信号为IB_P，所述IB_P输入第四PMOS管的栅极，且满足IB_N＝1时IB_P＝0，IB_N＝0时IB_P＝1。

[0167] 由于，将电流输出单元划分为2个PMOS管分区，因此，设置开关元件的目的是：将电流输出单元划分为2个PMOS管分区后，其中第二PMOS管器件视为第一个PMOS管分区，第三PMOS管器件视为第二个PMOS管分区，开关元件可以决定第二PMOS管器件或第三PMOS管器件
中的1个作为整体区被接入。因此，对于电流输出单元有2个状态，状态1：通过开关元件的控制，第二PMOS管器件和第三PMOS管器件处于双区被接入，状态2：通过开关元件的控制，仅有第二PMOS管器件或第三PMOS管器件处于单区被接入，从而实现电流输出单元PMOS管接入总
数的变化，即由Z1变化为Z2，其中，Z1(双区被接入)＞Z2(单区被接入)。因此，开关元件是本发明特有的结构，其用于对不同分区的接入控制。

[0168] 优选的，所述第一PMOS管器件、第二PMOS管器件以及第三PMOS管器件接入的PMOS管个数可调，其调节方式包括处理器控制、寄存器配置或控制电路。

[0169] 优选的，所述控制电路包括：

[0170] 由第一反相器和第二反相器串联组成的主控支路，主控信号PGATE_SEL输入所述第一反相器，第一反相器输出反向主控信号ps_n，第二反相器输出正向主控信号ps_p；

[0171] 由传输门TG1和第一开关器件管组成的A组控制电路，调节信号PMOS_GATE经传输门TG1输出调制指令pgate，调制指令pgate经所述第一开关器件输出至A组各
POMS管的栅极，所述正向主控信号ps_p作为第一开关器件的触发信号，所述反向主控信号ps_n和正向主控信号ps_p分别作为传输门TG1的控制信号；

[0172] 由传输门TG2、传输门TG3、第二开关器件、第三开关器件组成的B组控制电路，所述传输门TG2和传输门TG3串联，调节信号PMOS_GATE由所述传输门TG2输入，经由传输门TG3输出调节指令pgate2，调节指令pgate2经所述第三开关器件输出至B组各POMS管的栅极，所述正向主控信号ps_p作为第三开关器件的触发信号，所述传输门TG2的输入信号为IB_n，输出信号为IB_p，所述IB_p作为第二开关器件的控制信号，传输门TG2关断时，第二开关器件闭合，调节指令pgate2翻转，B组各POMS管均不导通；

[0173] 其中，A组或B组中PMOS管的个数为n+1。

[0174] 可选的，在一些实施例中，所述第一开关器件、第二开关器件、第三开关器件为PMOS管。

[0175] 第一PMOS管器件由于被划分为A组、B组，其设置传输门TG1和第一开关器件管、设置传输门TG2、传输门TG3、第二开关器件、第三开关器件的目的是实现对A组、B组的接入控制。与设置开关元件的目的同理，将电流输入单元划分为2个PMOS管分区后，其中A组视为第一个PMOS管分区，B组视为第二个PMOS管分区，

[0176] “传输门TG1和第一开关器件管”可以决定A组作为整体区被接入。

[0177] “传输门TG2、传输门TG3、第二开关器件、第三开关器件”可以决定B组作为整体区被接入；“传输门TG1和第一开关器件管”和“传输门TG2、传输门TG3、第二开关器件、第三开关器件”互相协同配合，使得电流输入单元有2个状态，状态1(对应输出区间1)：A组和B组处于双区被接入，状态2(对应输出区间2)：仅有A组处于单区被接入，从而实现电流输出单元PMOS管接入总数的变化，即由Z1变化为Z2，其中，Z1(双区被接入)＞Z2(单区被接入)。因此，“传输门TG1和第一开关器件管”和“传输门TG2、传输门TG3、第二开关器件、第三开关器件”是本发明特有的结构，其用于对不同分区的接入控制。

[0178] 同时，基于上述结构，上述IB_n、IB_p、IB_N、IB_P互相配合，使得A组、B组被同时接入时，第二PMOS管器件和第三PMOS管器件被同时接入，使得仅A组被接入时，第二PMOS管器件或第三PMOS管器件被接入；使得电流镜的POMS管可以跟随可调。其中IB_n、IB_N可以是同一信号、也可以是独立的信号，IB_p和IB_P可以是同一信号、也可以是独立的信号。优选的，IB_n、IB_p与IB_N、IB_P为同一组信号，也就是实现X和Z的同步控制，这种情况下IB_n＝IB_N、IB_p＝IB_P。除此以外，也可以是不同的信号，分别实现独立控制。

[0179] 优选的，还包括一个基准电压模块和放大器，所述基准电压模块与放大器连接；

[0180] 放大器输出端连接至所述第一PMOS管器件、第二PMOS管器件和第三PMOS管器件的栅极；

[0181] 所述第一PMOS管器件的漏极接外置电阻R1，所述第一PMOS管器件电位被所述放大器钳位到VREF，使得第一PMOS管器件输出的基准电流I＝VREF/R1；

[0182] 第二PMOS管器件和第三PMOS管器件的漏极共接作为输出电流端，使得第二PMOS管器件和第三PMOS管器件源漏总电流作为恒流源的输出电流IOUT；

[0183] 第一PMOS管器件、第二PMOS管器件和第三PMOS管器件的源极接电源AVDD。

[0184] 再进一步的，具体如图2、图3、图4、图5所示，

[0185] 图2是本实施例提出的一种LED显示屏恒流源驱动芯片内的恒流源驱动产生电路。

[0186] 图3中的R1为驱动芯片的外置电阻。PMOS1、PMOS2、PMOS3的单管宽长比相等，PMOS2、PMOS3的源漏总电流为IOUT。

[0187] 图2中的第一PMOS管器件、第二PMOS管器件、第三PMOS管器件分别对应于图3中的PMOS1、PMOS2、PMOS3；

[0188] 其中，图2中具有并联控制信号，并联控制信号用于控制第二PMOS管器件或第三PMOS管器件接引基准电压输出单元的输出端的路径上，也可以将其理解为控制第一PMOS管
器件的栅极与第二PMOS管器件或第三PMOS管器件的栅极的路径，该路径上设置有开关元
件，然后并联控制信号决定其开关元件的有效性，从而决定第二PMOS管器件、第三PMOS管器件中的1个被控制接入。

[0189] 其中，图2中具有第一控制信号，该第一控制信号包括了2类信号，第1类信号是控制第一PMOS管器件中的A组、B组之一被接入，第2类信号是控制A组、B组中的单个PMOS管的接入。

[0190] 对应的，其图2中的并联控制信号对应于图3中的IB‑P、IB‑N，其图2中的第1类信号对应于图3中的IB‑P、IB‑N，第2类信号对应于图3中的PGATE_SEL<5:0>(PGATE_SEL)；

[0191] 图2中的基准电压输入单元对应于图3中的放大器AMP1，其增益无限大；

[0192] 恒流源的产生原理如下：

[0193] 从基准电压模块Bandgap产生出需要的参考电位VREF；

[0194] PMOS1的漏端电位被放大器AMP1钳位到VREF，所以流过PMOS1的源漏电流大小为：I＝VREF/R1；

[0195] 电流镜的电流输入单元PMOS1的MOS管接入数量没有固定，即并联接入个数Z1没有固定，是受控的，受逻辑信号PGATE_SEL<5:0>控制；

[0196] 电流镜的电流输出单元PMOS2和PMOS3的MOS管的接入总数量没有固定，即并联接入个数Z2没有固定，是受控的。但PMOS2的接入数量是固定的，其为Y1，PMOS3的接入数量是固定的，其为Y2，一般设置为Y1＝Y2＝Y；

[0197] PMOS3的工作与否受到传输门TG4和PMOS4控制，它们均由IB_N和IB_P这两个逻辑控制；令IB_N、IB_P为高电位是为1，低电位时为0。

[0198] 当IB_P＝0,IB_N＝1时，图3中TG4关断，PMOS4导通，PMOS3不工作，此时输出端并联管子个数Z2＝Y；当IB_P＝1,IB_N＝0时，图2中TG4导通，PMOS4关断，PMOS3正常工作，此时输出端并联管子个数Z2＝2Y＝Y1+Y2；

[0199] PMOS2、PMOS3分别与PMOS1组成电流镜。

[0200] 图3中PMOS1的具体结构如图4所示，PMOS1中接入的PMOS管的总数设定为X，但PMOS1包括A组和B组，其具体的接入数量有PGATE_SEL<5:0>控制(使能指令)，其在输出区间
1时，A组和B组都被接入，可以设A组的接入数量为XA′，B组的接入数量为＝XB′，此时X1＝XA′+XB′，一般设置XA′＝XB′＝X，则X1＝2X；在输出区间2时，A组和B组之一被接入，以A组接入，B组不接入为例，可以设A组的接入数量为XA′，B组的接入数量为＝0，此时X2＝XA′+0，一般设置XA′＝XB′＝X，则X2＝X。

[0201] 具体的控制原理如下：

[0202] 图3中，PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12的源端都是接的AVDD电源，漏端都是接的PMOS_D脚，它们的栅端接的pgate<5:0>或pgate2<5:0>信号。PM1、PM2、PM3、PM4、PM5、PM6按照2、4、8、16、32、64的并联管子个数分布；PM7、PM8、PM9、PM10、PM11、PM12也按照2、4、8、16、32、64的并联管子个数分布。

[0203] 其中PM1、PM2、PM3、PM4、PM5、PM6六组PMOS构成一簇电流镜，它们的栅端电压接的是pgate<5:0>五个电压信号。pgate<5:0>代表pgate<0>、pgate<1>、pgate<2>、pgate<3>、pgate<4>、pgate<5>六个PMOS_GATE电压信号，它们的输入与否受传输门TG1<6:0>控制。

[0204] PM7、PM8、PM9、PM10、PM11、PM12六组PMOS构成一簇电流镜，它们的栅端电压接的是pgate2<5:0>五个电压信号。pgate2<5:0>代表pgate2<0>、pgate2<1>、pgate2<2>、pgate2<3>、pgate2<4>、pgate2<5>六个PMOS_GATE电压信号。

[0205] PMOS_GATE信号由PGATE_SEL<5:0>控制，图中PGATE_SEL<5:0>代表PGATE_SEL<0>、PGATE_SEL<1>、PGATE_SEL<2>、PGATE_SEL<3>、PGATE_SEL<4>、PGATE_SEL<5>六个信号。这六个信号通过控制TG1<5:0>和PM13<5:0>去控制PM1、PM2、PM3、PM4、PM5、PM6；也通过控制TG3<
5:0>和PM15<5:0>去控制PM7、PM8、PM9、PM10、PM11、PM12这两簇电流镜MOS的栅端接入PMOS_GATE电压与否。其中PGATE_SEL<0>控制PM1和PM7的栅端电压，PGATE_SEL<1>控制PM2和PM8
的栅端电压，PGATE_SEL<2>控制PM3和PM9的栅端电压，PGATE_SEL<3>控制PM4和PM10的栅端电压，PGATE_SEL<4>控制PM5和PM11的栅端电压，PGATE_SEL<5>控制PM6和PM12的栅端电压。
但是在PM7‑PM12这一簇电流镜的栅端电压还受到传输门TG2<5:0>和PM14<5:0>的控制，而
TG2<5:0>和PM14<5:0>是受IB_P和IB_N这一对相反的信号控制的。

[0206] 当IB_P＝1,IB_N＝0；

[0207] 传输门TG2导通，PM14关断，pgate2<5:0>全部等于PMOS_GATE电位，因此栅端接pgate2<5:0>的PMOS与栅端接pgate<5:0>的PMOS共同参与电流镜并联个数比的调整。

[0208] 此时图3中的电路关系可知，当PM1导通时，PM7必然导通；PM2导通时，PM8必然导通；PM3导通时，PM9必然导通；PM4导通时，PM10必然导通；PM5导通时，PM11必然导通；PM6导通时，PM12必然导通。故当第二簇电流镜参与工作时，PMOS1总的并联管子个数相当于第一簇的并联个数加上第二簇的并联个数。

[0209] 由于此电路中并联管子个数PM1＝PM7,PM2＝PM8,PM3＝PM9,PM4＝PM10,PM5＝PM11,PM6＝PM12,所以PMOS1并联mos管总个数：

[0210] X＝2*[|P<0>‑1|*21+|P<1>‑1|*22+|P<2>‑1|*23+|P<3>‑1|*24+|[P<4>‑1|*25+|P<5>‑1|*26+...+|P‑1|*2n+1]；

[0211] 此种状态下电流镜总的并联管子个数X在4、8、12、16、20、24、28、32、36、40、44、48、52、56、60、64、68、72、76、80、84、88、92、96、100、104、108、112、116、120、124、128之中选择，调整步长为4。

[0212] 当IB_P＝0,IB_N＝1；

[0213] 传输门TG2关断，PM14导通，pgate2<5:0>全部为高电位，因此栅端接pgate2<5:0>的所有PMOS均不导通。此时仅由PGATE_SEL<5:0>中的信号控制传输门TG1控制电流镜并联
个数：假设PGATE_SEL的高低电平用P表示，若PGATE_SEL为高，则P＝1；若
PGATE_SEL为低电平，则P＝0。所以PGATE_SEL控制的电流镜支路并联的管子个数为|P‑1|*2n+1。

[0214] 图3中的PMOS1并联mos管总个数X表示为：

[0215] X＝|P<0>‑1|*21+|P<1>‑1|*22+|P<2>‑1|*23+|P<3>‑1|*24+|P<4>‑1|*25+|P<5>‑1|*26+...+|P‑1|*2n+1

[0216] 因此TG1<5:0>控制的这一簇电流镜总的并联管子个数X在2、4、6、8、10、12、14、16、18、20、22、24、26、28、30、32、34、36、38、40、42、44、46、48、50、52、54、56、58、60、62、64之中选择，调整步长为2。

[0217] 由上面的分析可知：

[0218] 当IB_P＝1,IB_N＝0，PMOS1工作的管子个数为：

[0219] X＝2*[|P<0>‑1|*21+|P<1>‑1|*22+|P<2>‑1|*23+|P<3>‑1|*24+|[P<4>‑1|*25+[0220] |P<5>‑1|*26+...+|P‑1|*2n+1]，而POSM3此时导通，所以电流镜输出端PMOS2和PMOS3工作，因此Z＝2Y；

[0221]

[0222] 当IB_P＝0,IB_N＝1，PMOS1工作的管子个数为：

[0223] X＝|P<0>‑1|*21+|P<1>‑1|*22+|P<2>‑1|*23+|P<3>‑1|*24+|P<4>‑1|*25+|P<5>‑1|*26+...+|P‑1|*2n+1，而POSM3是关断的，所以电流镜输出端仅有PMOS2工作，因此Z＝Y；

[0224]

[0225] 可以得出：

[0226]

[0227] 因此上述两种情况下输出电流IOUT没有变化。由于PMOS1、PMOS2、PMOS3源和漏端电压均为定值，

[0228] 当PMOS的并联管子个数增大时，单个MOS管通过的电流减小，其VGS电压就会减小；

[0229] 当PMOS的并联管子个数减小时，单个MOS管通过的电流增大，其VGS电压就会增大。

[0230] 可以看出，上述结构以及控制方法可以实现输出电流IOUT没有变化时，将PMOS的并联管子个数减小，从而使得VGS电压增大，从而达到控制MOS管的并联个数控制其栅端电
压的目的，使得MOS工作在一个合理的状态。所以本设计在确保MOS管|VGS|大小合适的同
时，保证了输出的一致性，提高了电流镜的精度。

[0231] 实施例5

[0232] 图6所示，

[0233] 实施例2是在实施例1的基础上额外增加了对PMOS2(第二PMOS管器件)和PMOS3(第三PMOS管器件)的控制信号，分别是：第二控制信号、第三控制信号，第二控制信号、第三控制信号用于控制其单个PMOS管的接入。

[0234] 这样，电流镜的电流输出单元PMOS2和PMOS3的MOS管的接入总数量没有固定，是受控的，同时PMOS2、PMOS3的接入数量是没有固定的，受控于第二控制信号、第三控制信号。

[0235] 实施例6

[0236] 如图7、图8、图9；

[0237] 参见图7和图9，

[0238] 电流输入单元为第一PMOS管器件，

[0239] 电流输出单元为第二PMOS管器件，

[0240] 其第一PMOS管器件、第二PMOS管器件与放大器AMP1的连接方式参见实施例1。

[0241] 第二PMOS管器件，与所述第一PMOS管器件形成一个电流镜；

[0242] 第二PMOS管器件的源漏总电流作为恒流源的输出电流IOUT。

[0243] 第一PMOS管器件、第二PMOS管器件分别由PM1、PM2、PM3、PM4、PM5、PM6组成，PM1、PM2、PM3、PM4、PM5、PM6的源端都是接的AVDD电源，漏端都是接的PMOS_D脚，它们的栅端接的pgate<5:0>或pgate2<5:0>信号。PM1、PM2、PM3、PM4、PM5、PM6按照2、4、8、16、32、64的并联管子个数分布。

[0244] 输出区间1：第一PMOS管器件中接入的PMOS管的总数量被控制为X1、第二PMOS管器件中接入的PMOS管的数量被控制为Z1；

[0245] 输出区间2：第一PMOS管器件中接入的PMOS管的总数量被控制为X2、第二PMOS管器件中接入的PMOS管的数量被控制为Z2。

[0246] 可以看出，第一PMOS管器件和第二PMOS管器件均由1组并联的PMOS管器件组成，且被划分为两组，第一PMOS管器件的两组定义为A1组和B1组，第二PMOS管器件的两组定义为
A2组和B2组；

[0247] 其中，第一PMOS管器件的PM1、PM2、PM3定义为A1组，第一PMOS管器件的PM4、PM5、PM6定义为B1组，第二PMOS管器件的PM1、PM2、PM3定义为A2组，第二PMOS管器件的PM4、PM5、PM6定义为B2组；

[0248] 当第一PMOS管器件的A1组和B1组均被控制接入，并选择PM1被接入和PM4被接入，A1组、B1组中接入的PMOS管的数量被控制为：XA1′＝2、XB1′＝16，第一PMOS管器件中接入的PMOS管的总数量被控制为X1，X1＝XA1′+XB1′＝18；第二PMOS管器件的A2组和B2组均被控制接入，并选择PM1被接入和PM4被接入，A2组、B2组中接入的PMOS管的数量被控制为：YA2′＝2、YB2′＝16，第二PMOS管器件中接入的PMOS管的数量被控制为Z1＝YA2′+YB2′＝18；

[0249] 当第一PMOS管器件的A1组和B1组之一被控制接入，并选择PM1被接入，A1组、B1组中接入的PMOS管的数量被控制为：“XA1′＝2、0”，第一PMOS管器件中接入的PMOS管的总数量被控制为X2＝2；第二PMOS管器件的A2组和B2组之一被控制接入，并选择PM1被接入，A2组、B2组中接入的PMOS管的数量被控制为：“YA2′＝2、0”，第二PMOS管器件中接入的PMOS管的数量被控制为Z2＝2。

[0250] 其中，X1/Z1＝18/18＝X2/Z2＝2/2。

[0251] 因此这两种情况下输出电流IOUT没有变化。由于PMOS1、PMOS2的源和漏端电压均为定值，

[0252] 当PMOS的并联管子个数减小时，单个MOS管通过的电流增大，其VGS电压就会增大。

[0253] 可以看出，上述结构以及控制方法可以实现输出电流IOUT没有变化时，将PMOS的并联管子个数减小，从而使得VGS电压增大，从而达到控制MOS管的并联个数控制其栅端电
压的目的，使得MOS工作在一个合理的状态。所以本设计在确保MOS管|VGS|大小合适的同
时，保证了输出的一致性,提高了电流镜的精度。

[0254] 以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。