集成电路的封装方法及封装结构

摘要

本申请提供了一种集成电路的封装方法及封装结构。该封装方法包括以下步骤：提供多个设置有静电放电保护电路的芯片，各芯片具有芯片引脚，静电放电保护电路的输出端与芯片引脚连接；将芯片封装到封装基板上，封装基板具有基板引脚，至少两个芯片引脚与同一个基板引脚连接，其中，在集成电路的静电放电保护标准为第一静电放电电压的情况下，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第二静电放电电压小于第一静电放电电压。上述封装方法能够在使集成电路通过静电放电保护标准的同时，使芯片引脚通过的第二静电放电电压小于静电放电保护标准的第一静电放电电压，从而缩小了芯片版图的设计面积，降低了芯片成本。

权利要求

1.一种集成电路的封装方法，其特征在于，包括以下步骤：提供多个设置有静电放电保护电路的芯片，各所述芯片具有芯片引脚，所述静电放电保护电路的输出端与所述芯片引脚连接；

将所述芯片封装到封装基板上，所述封装基板具有基板引脚，至少两个所述芯片引脚与同一个所述基板引脚连接，

其中，在所述集成电路的静电放电保护标准为第一静电放电电压的情况下，使连接至同一个所述基板引脚的所述芯片引脚能够通过第二静电放电电压，所述第二静电放电电压小于所述第一静电放电电压，

所述使连接至同一个所述基板引脚的所述芯片引脚能够通过第二静电放电电压，包括：

设计得到多个第一静电放电保护电路，与所述第一静电放电保护电路一一对应连接的第一芯片引脚与同一个所述基板引脚连接，所述第一芯片引脚通过的所述第二静电放电电压之和等于所述第一静电放电电压。

2.根据权利要求1所述的封装方法，其特征在于，按照连接至同一个所述基板引脚的所述芯片的数量将所述第一静电放电电压平均分配，以得到所述第二静电放电电压。

3.根据权利要求1至2中任一项所述的封装方法，其特征在于，所述封装基板具有多个所述基板引脚，至少一个所述基板引脚与多个所述芯片引脚连接。

4.根据权利要求3所述的封装方法，其特征在于，各所述基板引脚与同样数量的所述芯片引脚连接。

5.根据权利要求1至2中任一项所述的封装方法，其特征在于，与同一个所述基板引脚连接的各所述芯片中的所述静电放电保护电路种类相同。

6.一种集成电路的封装结构，其特征在于，包括：封装基板，具有基板引脚，所述基板引脚的静电放电保护标准为第一静电放电电压；

设置有静电放电保护电路的芯片，封装在所述封装基板上，各所述芯片具有芯片引脚，所述静电放电保护电路的输出端与所述芯片引脚连接，至少两个所述芯片引脚与同一个所述基板引脚连接，连接至同一个所述基板引脚的所述芯片引脚能够通过第二静电放电电压，所述第二静电放电电压小于所述第一静电放电电压，多个所述芯片中一一对应地设置有第二静电放电保护电路，各所述第二静电放电保护电路的输出端与第二芯片引脚一一对应连接，所述第二芯片引脚连接同一个所述基板引脚，所述第二芯片引脚通过的第二静电放电电压之和等于所述第一静电放电电压。

7.根据权利要求6所述的封装结构，其特征在于，各所述第二芯片引脚通过的所述第二静电放电电压平分所述第一静电放电电压。

8.根据权利要求6至7中任一项所述的封装结构，其特征在于，所述封装基板具有多个所述基板引脚，至少一个所述基板引脚与多个所述芯片引脚连接。

9.根据权利要求8所述的封装结构，其特征在于，各所述基板引脚与同样数量的所述芯片引脚连接。

说明书

集成电路的封装方法及封装结构

技术领域

[0001] 本发明涉及集成电路技术领域，具体而言，涉及一种集成电路的封装方法及封装结构。

背景技术

[0002] 独立封装的集成电路具有需要通过的静电放电保护标准(ESD spec)，在静电放电(ESD)保护电路设计时，现有方案通常是保证输入输出引脚(IO pad)通过的静电放电电压
(ESD电压)均可以达到ESD spec。按照这种做法，对于多芯片封装的集成电路产品，虽然每
个芯片的IO pad的静电放电电压(ESD电压)都可以单独通过上述ESD spec，但封装基板上
的管脚(Pin)会连接到多个芯片的相同功能的IO pad，导致在封装结构内每个基板管脚
(Pin)的ESD level会远远高于上述ESD spec，为ESD spec的两倍或者多倍。

[0003] 例如，独立封装的集成电路需要通过的ESD spec为2000V，使每个芯片的IO pad都可以通过2000V的ESD电压，封装结构内两个芯片的IO pad都连接到了封装基板的同一个管
脚Pin1上，此时管脚pin1通过的ESD电压达到4000V，远超ESD spec。

[0004] 由于每个芯片都可以单独通过ESD spec，从而使得版图面积过大而导致浪费，增加了芯片成本。

发明内容

[0005] 本发明的主要目的在于提供一种集成电路的封装方法及封装结构，以解决现有技术中独立封装的集成电路中芯片版图面积过大而导致成本增加的问题。

[0006] 为了实现上述目的，根据本发明的一个方面，提供了一种集成电路的封装方法，包括以下步骤：提供多个设置有静电放电保护电路的芯片，各芯片具有芯片引脚，静电放电保
护电路的输出端与芯片引脚连接；将芯片封装到封装基板上，封装基板具有基板引脚，至少
两个芯片引脚与同一个基板引脚连接，其中，在集成电路的静电放电保护标准为第一静电
放电电压的情况下，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第
二静电放电电压小于第一静电放电电压。

[0007] 进一步地，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，包括：设计得到多个第一静电放电保护电路，与第一静电放电保护电路一一对应连接的第一
芯片引脚与同一个基板引脚连接，第一芯片引脚通过的第二静电放电电压之和等于第一静
电放电电压。

[0008] 进一步地，按照连接至同一个基板引脚的芯片的数量将第一静电放电电压平均分配，以得到第二静电放电电压。

[0009] 进一步地，封装基板具有多个基板引脚，至少一个基板引脚与多个芯片引脚连接。

[0010] 进一步地，各基板引脚与同样数量的芯片引脚连接。

[0011] 进一步地，与同一个基板引脚连接的各芯片中的静电放电保护电路种类相同。

[0012] 根据本发明的另一方面，提供了一种集成电路的封装结构，包括：封装基板，具有基板引脚，基板引脚的静电放电保护标准为第一静电放电电压；设置有静电放电保护电路
的芯片，封装在封装基板上，各芯片具有芯片引脚，静电放电保护电路的输出端与芯片引脚
连接，至少两个芯片引脚与同一个基板引脚连接，连接至同一个基板引脚的芯片引脚能够
通过第二静电放电电压，第二静电放电电压小于第一静电放电电压。

[0013] 进一步地，多个芯片中一一对应地设置有第二静电放电保护电路，各第二静电放电保护电路的输出端与第二芯片引脚一一对应连接，第二芯片引脚连接同一个基板引脚，
第二芯片引脚通过的第二静电放电电压之和等于第一静电放电电压。

[0014] 进一步地，各第二芯片引脚通过的第二静电放电电压平分第一静电放电电压。

[0015] 进一步地，封装基板具有多个基板引脚，至少一个基板引脚与多个芯片引脚连接。

[0016] 进一步地，各基板引脚与同样数量的芯片引脚连接。

[0017] 应用本发明的技术方案，提供了一种集成电路的封装方法，包括以下步骤：提供多个设置有静电放电保护电路的芯片，各芯片具有芯片引脚，静电放电保护电路的输出端与
芯片引脚连接，将芯片封装到封装基板上，封装基板具有基板引脚，至少两个芯片引脚与同
一个基板引脚连接，其中，在集成电路的静电放电保护标准为第一静电放电电压的情况下，
使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第二静电放电电压小于
第一静电放电电压。本申请上述方法中依据集成电路需要通过的静电放电保护标准，通过
设计静电放电保护电路，对芯片引脚通过的静电放电电压进行调整，与现有技术中芯片单
独均可以通过静电放电保护标准的集成电路相比，能够在使集成电路通过静电放电保护标
准的同时，使芯片引脚通过的第二静电放电电压小于静电放电保护标准的第一静电放电电
压，从而缩小了芯片版图的设计面积，降低了芯片成本。

附图说明

[0018] 构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

[0019] 图1示出了在本申请实施方式所提供的一种集成电路的封装结构的连接关系示意图；

[0020] 图2示出了在本申请实施方式所提供的一种集成电路的封装结构中，芯片所具有的一种基于二极管的静电放电保护电路的电路图；

[0021] 图3示出了在本申请实施方式所提供的一种集成电路的封装结构中，芯片所具有的一种基于MOS管的静电放电保护电路的电路图；

[0022] 图4示出了在本申请实施方式所提供的一种集成电路的封装结构中，芯片所具有的一种RCNMOS型的静电放电保护电路的电路图；

[0023] 图5示出了在本申请实施方式所提供的一种集成电路的封装结构中，芯片所具有的一种GGNMOS型的静电放电保护电路的电路图；

[0024] 图6示出了在本申请实施方式所提供的一种集成电路的封装结构中，芯片所具有的一种SCR型的静电放电保护电路的电路图。

[0025] 其中，上述附图包括以下附图标记：

[0026] 10、封装基板；110、基板引脚；20、芯片；210、芯片引脚；220、核心电路。

具体实施方式

[0027] 需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

[0028] 为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是
本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人
员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范
围。

[0029] 需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用
的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具
有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的
过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清
楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

[0030] 正如背景技术部分所描述的，在静电放电(ESD)保护电路设计时，现有方案通常是保证输入输出引脚(IO pad)通过的静电放电电压(ESD电压)均可以达到ESD spec，由于每
个芯片都可以单独通过ESD spec，从而使得版图面积过大而导致浪费，增加了芯片成本；并
且，由于封装基板的Pin上连接了多个芯片的IO pad，从而导致Pin总电容比较大，影响IO 
pad的工作速度。

[0031] 基于此，本申请希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。

[0032] 本申请的发明人针对上述问题进行研究，提出了一种集成电路的封装方法，包括以下步骤：提供多个设置有静电放电保护电路的芯片，各芯片具有芯片引脚，静电放电保护
电路的输出端与芯片引脚连接；将芯片封装到封装基板上，封装基板具有基板引脚，至少两
个芯片引脚与同一个基板引脚连接，其中，在集成电路的静电放电保护标准为第一静电放
电电压的情况下，使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，第二
静电放电电压小于第一静电放电电压。

[0033] 本申请上述方法中依据集成电路需要通过的静电放电保护标准，通过设计静电放电保护电路，对芯片引脚通过的静电放电电压进行调整，与现有技术中芯片单独均可以通
过静电放电保护标准的集成电路相比，能够在使集成电路通过静电放电保护标准的同时，
使芯片引脚通过的第二静电放电电压小于静电放电保护标准的第一静电放电电压，从而缩
小了芯片版图的设计面积，降低了芯片成本。

[0034] 并且，由于封装基板的基板管脚(Pin)上连接了多个芯片的输入输出引脚(IO pad)，从而导致Pin总电容比较大，影响IO pad的工作速度，与现有技术中独立封装的集成
电路相比，本申请上述封装后的集成电路在通过静电放电保护标准的同时封装基板上封装
了更少的芯片，从而降低了Pin的总电容，提高了芯片IO pad的工作速度。

[0035] 下面将更详细地描述根据本发明提供的集成电路的封装方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这
里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且
完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

[0036] 在一种优选的实施方式中，上述使连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压，包括：设计得到多个第一静电放电保护电路，与第一静电放电保护电路一
一对应连接的第一芯片引脚与同一个基板引脚连接，第一芯片引脚通过的第二静电放电电
压之和等于第一静电放电电压。

[0037] 需要注意的是，连接至同一个基板引脚的芯片引脚能够通过第二静电放电电压相同或不同。

[0038] 由于现有技术中连接各静电放电保护电路的输出端的芯片引脚所通过的静电放电电压等于静电放电保护标准，从而导致需要设计较大的芯片版图面积，而在本申请上述
优选的实施方式中，各第一芯片引脚与各第一静电放电保护电路的输出端一一对应连接，
通过使各第一芯片引脚的第二静电放电电压之和等于集成电路的静电放电保护标准，与现
有技术相比，能够使设计的芯片版图具有较小的面积。

[0039] 为了进一步缩小芯片版图面积，同时方便芯片版图设计，更为优选地，按照连接至同一个基板引脚的芯片的数量将第一静电放电电压平均分配，以得到第二静电放电电压。

[0040] 下面将举例对上述优选的实施方式进行说明：

[0041] 在现有技术中一个实施例中，独立封装的集成电路需要通过的静电放电保护标准(ESD spec)为2000V，通过设计芯片I中的静电放电保护电路I，使芯片I的输入输出引脚(IO 
pad)都可以通过2000V的ESD电压，封装使两个芯片I的IO pad都连接到了封装基板的同一
个管脚Pin1上，此时管脚pin1通过的ESD电压达到3000V，远超集成电路需要ESD spec。

[0042] 在本申请第一个可行的实施例中，独立封装的集成电路需要通过的静电放电保护标准(ESD spec)为2000V，通过设计芯片II中的静电放电保护电路II，使芯片II的输入输出
引脚(IO pad)都可以通过800V的ESD电压，通过设计芯片III中的静电放电保护电路III，使
芯片III的输入输出引脚(IO pad)都可以通过1200V的ESD电压，封装使芯片II和芯片III的
IO pad都连接到了封装基板的同一个管脚Pin2上，此时管脚pin2通过的ESD电压达到
2000V，满足集成电路需要ESD spec，且芯片II和芯片III的版图面积均小于芯片I。

[0043] 在本申请第二个可行的实施例中，独立封装的集成电路需要通过的静电放电保护标准(ESD spec)为2000V，通过设计芯片IV中的静电放电保护电路IV，使芯片IV的输入输出
引脚(IO pad)都可以通过1000V的ESD电压，封装使将两个芯片IV的IO pad都连接到了封装
基板的同一个管脚Pin3上，此时管脚pin3通过的ESD电压达到2000V，满足集成电路需要ESD 
spec，且芯片IV的版图面积远小于芯片I。

[0044] 在一种优选的实施方式中，封装基板具有多个基板引脚，至少一个基板引脚与多个芯片引脚连接。当连接至一个基板引脚的芯片引脚为多个时，通过使连接至同一个基板
引脚的芯片引脚能够通过第二静电放电电压，第二静电放电电压小于第一静电放电电压，
从而降低芯片的版图面积；当连接至多个基板引脚的芯片引脚均为多个时，可以使连接至
少一个基板引脚的芯片引脚能够通过第二静电放电电压，也可以使连接全部基板引脚的芯
片引脚均能够通过第二静电放电电压。

[0045] 为了便于芯片版图的设计，更为优选地，各基板引脚与同样数量的芯片引脚连接。

[0046] 下面将举例对上述优选的实施方式进行说明：

[0047] 在本申请第三个可行的实施例中，独立封装的集成电路需要通过的静电放电保护标准(ESD spec)为2000V，通过设计芯片V中的静电放电保护电路V，使芯片V的输入输出引
脚(IO pad)都可以通过1000V的ESD电压，通过设计芯片VI中的静电放电保护电路VI，使芯
片VI的输入输出引脚(IO pad)可以通过2000V的ESD电压，封装使将两个芯片V的IO pad都
连接到了封装基板的同一个管脚Pin4上，并使芯片VI的IO pad都连接到了封装基板的另一
个管脚Pin5上，此时管脚pin4和Pin5通过的ESD电压均能够达到2000V，满足集成电路需要
ESD spec，且芯片IV的版图面积远小于芯片I。

[0048] 在本申请第四个可行的实施例中，独立封装的集成电路需要通过的静电放电保护标准(ESD spec)为2000V，通过设计芯片VII中的静电放电保护电路VII以及芯片VIII中的
静电放电保护电路VIII，使芯片VII与芯片VIII的输入输出引脚(IO pad)都可以通过1000V
的ESD电压，封装使两个芯片VII的IO pad都连接到了封装基板的同一个管脚Pin6上，并使
两个芯片VIII的IO pad都连接到了封装基板的另一个管脚Pin7上，，此时管脚pin6和Pin7
通过的ESD电压均能够达到2000V，满足集成电路需要ESD spec，且芯片IV的版图面积远小
于芯片I。

[0049] 本申请不同芯片中静电放电保护电路的种类可以相同或不同，上述静电放电保护电路种类可以为现有技术中的常规种类，如基于二极管的静电放电保护电路、基于MOS管的
静电放电保护电路、RCNMOS型的静电放电保护电路、GGNMOS型的静电放电保护电路、SCR型
的静电放电保护电路等。可以通过减少封装内的芯片的并联数量，降低芯片引脚能够通过
第二静电放电电压，从而使静电放电保护电路的面积降低一半或一半以上，达到缩小芯片
版图的设计面积的目的。

[0050] 为了方便芯片版图的设计，在一种优选的实施方式中，与同一个基板引脚连接的各芯片中的静电放电保护电路种类相同。

[0051] 根据本发明的另一方面，还提供了一种集成电路的封装结构，如图1所示，包括封装基板10和设置有静电放电保护电路的芯片20，封装基板10具有基板引脚110，且基板引脚
110的静电放电保护标准为第一静电放电电压，芯片20封装在封装基板10上，各芯片20具有
芯片引脚210，静电放电保护电路的输出端与芯片引脚210连接，至少两个芯片引脚210与同
一个基板引脚110连接，连接至同一个基板引脚110的芯片引脚210能够通过第二静电放电
电压，第二静电放电电压小于第一静电放电电压。

[0052] 本申请上述封装结构中，芯片20中的静电放电保护电路是依据集成电路需要通过的静电放电保护标准进行设计的，与现有技术中芯片20单独均可以通过静电放电保护标准
的集成电路相比，能够在使集成电路通过静电放电保护标准的同时，使芯片引脚210通过的
第二静电放电电压小于静电放电保护标准的第一静电放电电压，从而缩小了芯片20版图的
设计面积，降低了芯片20成本。

[0053] 在本申请上述集成电路的封装结构中，优选地，多个芯片20中一一对应地设置有第二静电放电保护电路，各第二静电放电保护电路的输出端与第二芯片引脚210一一对应
连接，第二芯片引脚210连接同一个基板引脚110，第二芯片引脚210通过的第二静电放电电
压之和等于第一静电放电电压。

[0054] 由于现有技术中连接各静电放电保护电路的输出端的芯片引脚210所通过的静电放电电压等于静电放电保护标准，从而导致需要设计较大的芯片20版图面积，而在本申请
上述优选的实施方式中，各第二芯片引脚210与各第二静电放电保护电路的输出端一一对
应连接，通过使各第二芯片引脚210的第二静电放电电压之和等于集成电路的静电放电保
护标准，与现有技术相比，能够使设计的芯片20版图具有较小的面积。

[0055] 为了进一步缩小芯片20版图面积，同时方便芯片20版图设计，更为优选地，各第二芯片引脚210通过的第二静电放电电压平分第一静电放电电压。

[0056] 在本申请上述集成电路的封装结构中，优选地，封装基板10具有多个基板引脚110，至少一个基板引脚110与多个芯片引脚210连接。当连接至一个基板引脚110的芯片引
脚210为多个时，通过使连接至同一个基板引脚110的芯片引脚210能够通过第二静电放电
电压，第二静电放电电压小于第一静电放电电压，从而降低芯片20的版图面积；当连接至多
个基板引脚110的芯片引脚210均为多个时，可以使连接至少一个基板引脚110的芯片引脚
210能够通过第二静电放电电压，也可以使连接全部基板引脚110的芯片引脚210均能够通
过第二静电放电电压。

[0057] 为了便于芯片版图的设计，更为优选地，各基板引脚110与同样数量的芯片引脚210连接。

[0058] 本申请不同芯片中静电放电保护电路的种类可以相同或不同，上述静电放电保护电路种类可以为现有技术中的常规种类，如图2至图6所示的静电放电保护电路结构，其中，
图2至图5所示的静电放电保护电路结构连接于芯片引脚210与芯片20中的核心电路220之
间，图2中示出了一种基于二极管的静电放电保护电路，图3中示出了一种基于MOS管的静电
放电保护电路，图4中示出了一种RCNMOS型的静电放电保护电路，图5中示出了一种GGNMOS
型的静电放电保护电路，图6中示出了一种SCR型的静电放电保护电路。可以通过减少封装
内的芯片的并联数量，降低芯片引脚能够通过第二静电放电电压，从而使静电放电保护电
路的面积降低一半或一半以上，达到缩小芯片版图的设计面积的目的。

[0059] 从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

[0060] 本申请上述方法中依据集成电路需要通过的静电放电保护标准，通过设计静电放电保护电路，对芯片引脚通过的静电放电电压进行调整，与现有技术中芯片单独均可以通
过静电放电保护标准的集成电路相比，能够在使集成电路通过静电放电保护标准的同时，
使芯片引脚通过的第二静电放电电压小于静电放电保护标准的第一静电放电电压，从而缩
小了芯片版图的设计面积，降低了芯片成本。

[0061] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修
改、等同替换、改进等，均应包含在本发明的保护范围之内。