存储器件及其制造方法

摘要

本发明公开了一种存储器件及其制造方法。根据本发明实施例的存储器件的制造方法包括在衬底上形成底部叠层结构，底部叠层结构包括至少一层隔离层和至少一层牺牲层；对底部叠层结构和衬底进行刻蚀，形成第一沟道孔；在底部叠层结构上形成牺牲叠层结构；牺牲叠层结构包括交替堆叠的第三牺牲层和第三隔离层；对牺牲叠层结构进行刻蚀，形成第二沟道孔，第二沟道孔与第一沟道孔相连通；在第一沟道孔和第二沟道孔中形成沟道柱；以及将至少一层牺牲层和第三牺牲层替换为栅极导体，得到堆叠在衬底上方的第一叠层结构和第二叠层结构。根据本发明实施例的存储器件及其制造方法，简化了器件的结构，简化了制造的工艺，且降低了成本。

权利要求

1.一种存储器件的制造方法，其特征在于，包括：在衬底上依次沉积第一隔离层、底部牺牲层和第二隔离层以形成底部叠层结构；

对所述底部叠层结构和所述衬底进行刻蚀，形成第一沟道孔；

在所述底部叠层结构上形成牺牲叠层结构；所述牺牲叠层结构包括交替堆叠的第三牺牲层和第三隔离层；

对所述牺牲叠层结构进行刻蚀，形成第二沟道孔，所述第二沟道孔与所述第一沟道孔相连通；

在所述第一沟道孔和所述第二沟道孔中形成沟道柱；以及将所述底部牺牲层和所述第三牺牲层替换为栅极导体，得到堆叠在所述衬底上方的第一叠层结构和第二叠层结构，其中，所述形成沟道柱包括：覆盖所述第一沟道孔与所述第二沟道孔的底部与侧壁依次形成栅介质层、电荷存储层、隧穿介质层以及沟道层；

依次贯穿位于所述第一沟道孔底部的所述沟道层、所述隧穿介质层、所述电荷存储层以及所述栅介质层形成接触孔；以及将所述沟道层延伸至所述接触孔的底部。

2.根据权利要求1所述的存储器件的制造方法，其特征在于，所述存储器件的制造方法还包括：

对所述第一沟道孔的至少一部分进行扩孔，以得到顶部第一沟道孔和底部第一沟道孔，

其中，所述顶部第一沟道孔的直径大于所述底部第一沟道孔的直径。

3.根据权利要求2所述的存储器件的制造方法，其特征在于，所述底部叠层结构包括第二隔离层；

所述顶部第一沟道孔位于所述第二隔离层中，且所述顶部第一沟道孔的深度小于所述第二隔离层的厚度。

4.根据权利要求1所述的存储器件的制造方法，其特征在于，所述存储器件的制造方法还包括：

在所述底部叠层结构上形成第一牺牲层，所述第一牺牲层填充所述第一沟道孔；

对所述第一沟道孔的顶部进行扩孔，得到顶部第一沟道孔和底部第一沟道孔；

在所述第一牺牲层上形成第二牺牲层，所述第二牺牲层填充所述顶部第一沟道孔；

在所述底部叠层结构和所述第二牺牲层上形成所述牺牲叠层结构。

5.根据权利要求4所述的存储器件的制造方法，其特征在于，所述对所述第一沟道孔的顶部进行扩孔，得到顶部第一沟道孔和底部第一沟道孔包括：对所述第一牺牲层进行刻蚀，得到第一孔；以及对所述第一孔进行扩孔，得到所述顶部第一沟道孔。

6.根据权利要求4所述的存储器件的制造方法，其特征在于，所述存储器件的制造方法还包括：

对所述第一牺牲层进行表面平坦化处理，以使所述第一牺牲层的上表面与所述底部叠层结构的上表面平齐；

对所述第二牺牲层进行表面平坦化处理，以使所述第二牺牲层的上表面与所述底部叠层结构的上表面平齐；以及

在形成所述第二沟道孔后，去除所述第一牺牲层和所述第二牺牲层。

7.一种存储器件，其特征在于，包括：衬底；

第一叠层结构，位于所述衬底上；

第二叠层结构，位于所述第一叠层结构上；

沟道柱，贯穿所述第一叠层结构和所述第二叠层结构，且到达所述衬底中，其中，所述沟道柱包括位于所述第一叠层结构中的第二沟道柱部分和第三沟道柱部分，以及位于所述第二叠层结构中的第一沟道柱部分；

依次堆叠的第一隔离层、栅极导体和第二隔离层形成所述第一叠层结构；

所述沟道柱包括依次堆叠的阻挡介质层、电荷存储层、隧穿介质层和沟道层。

8.根据权利要求7所述的存储器件，其特征在于，所述第二沟道柱部分位于所述第三沟道柱部分的上方；

所述第二沟道柱部分的直径大于所述第三沟道柱部分的直径。

9.根据权利要求7所述的存储器件，其特征在于，在所述第二隔离层中的所述第二沟道柱部分的直径大于所述第三沟道柱部分的直径。

说明书

存储器件及其制造方法

技术领域

[0001] 本发明涉及存储器技术领域，特别涉及一种存储器件及其制造方法。

背景技术

[0002] 存储器件存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。三维结构的存储器件(即3D NAND，
3D存储器件)包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提
高集成度，并且可以降低成本。

[0003] 在NAND结构的三维存储器件中，随着堆叠层数的增加，沟道孔刻蚀工艺的难度越来越大，并且会在器件中出现缺陷。

[0004] 因此，希望能有一种新的存储器件及其制造方法，能够克服上述问题。

发明内容

[0005] 鉴于上述问题，本发明的目的在于提供一种存储器件及其制造方法，从而简化器件的结构，简化制造的工艺，降低成本。

[0006] 根据本发明的一方面，提供一种存储器件的制造方法，包括：在衬底上形成底部叠层结构，所述底部叠层结构包括至少一层隔离层和至少一层牺牲层；对所述底部叠层结构
和所述衬底进行刻蚀，形成第一沟道孔；在所述底部叠层结构上形成牺牲叠层结构；所述牺
牲叠层结构包括交替堆叠的第三牺牲层和第三隔离层；对所述牺牲叠层结构进行刻蚀，形
成第二沟道孔，所述第二沟道孔与所述第一沟道孔相连通；在所述第一沟道孔和所述第二
沟道孔中形成沟道柱；以及将所述至少一层牺牲层和所述第三牺牲层替换为栅极导体，得
到堆叠在所述衬底上方的第一叠层结构和第二叠层结构。

[0007] 优选地，所述底部叠层结构包括第一隔离层、底部牺牲层和第二隔离层；

[0008] 所述在衬底上形成底部叠层结构包括：

[0009] 在所述衬底上形成第一隔离层；

[0010] 在所述第一隔离层上形成底部牺牲层；以及

[0011] 在所述底部牺牲层上形成第二隔离层。

[0012] 优选地，所述存储器件的制造方法还包括：

[0013] 对所述第一沟道孔的至少一部分进行扩孔，以得到顶部第一沟道孔和底部第一沟道孔，

[0014] 其中，所述顶部第一沟道孔的直径大于所述底部第一沟道孔的直径。

[0015] 优选地，所述底部叠层结构包括第二隔离层；

[0016] 所述顶部第一沟道孔位于所述第二隔离层中，且所述顶部第一沟道孔的深度小于所述第二隔离层的厚度。

[0017] 优选地，所述存储器件的制造方法还包括：

[0018] 在所述底部叠层结构上形成第一牺牲层，所述第一牺牲层填充所述第一沟道孔；

[0019] 对所述第一沟道孔的顶部进行扩孔，得到顶部第一沟道孔和底部第一沟道孔；

[0020] 在所述第一牺牲层上形成第二牺牲层，所述第二牺牲层填充所述顶部第一沟道孔；

[0021] 在所述底部叠层结构和所述第二牺牲层上形成所述牺牲叠层结构。

[0022] 优选地，所述对所述第一沟道孔的顶部进行扩孔，得到顶部第一沟道孔和底部第一沟道孔包括：

[0023] 对所述第一牺牲层进行刻蚀，得到第一孔；以及

[0024] 对所述第一孔进行扩孔，得到所述顶部第一沟道孔。

[0025] 优选地，所述存储器件的制造方法还包括：

[0026] 对所述第一牺牲层进行表面平坦化处理，以使所述第一牺牲层的上表面与所述底部叠层结构的上表面平齐；

[0027] 对所述第二牺牲层进行表面平坦化处理，以使所述第二牺牲层的上表面与所述底部叠层结构的上表面平齐；以及

[0028] 在形成所述第二沟道孔后，去除所述第一牺牲层和所述第二牺牲层。

[0029] 优选地，所述形成沟道柱包括：

[0030] 覆盖所述第一沟道孔与所述第二沟道孔的底部与侧壁依次形成栅介质层、电荷存储层、隧穿介质层以及沟道层；

[0031] 依次贯穿位于所述第一沟道孔底部的所述沟道层、所述隧穿介质层、所述电荷存储层以及所述栅介质层形成接触孔；以及

[0032] 将所述沟道层延伸至所述接触孔的底部。

[0033] 根据本发明的另一方面，提供一种存储器件，包括：衬底；第一叠层结构，位于所述衬底上；第二叠层结构，位于所述第一叠层结构上；沟道柱，贯穿所述第一叠层结构和所述
第二叠层结构，且到达所述衬底中，其中，所述沟道柱包括位于所述第一叠层结构中的第二
沟道柱部分和第三沟道柱部分，以及位于所述第二叠层结构中的第一沟道柱部分。

[0034] 优选地，所述第二沟道柱部分位于所述第三沟道柱部分的上方；所述第二沟道柱部分的直径大于所述第三沟道柱部分的直径。

[0035] 优选地，所述第一叠层结构包括第一隔离层；栅极导体，位于所述第一隔离层的上方；以及第二隔离层，位于所述栅极导体的上方。

[0036] 优选地，在所述第二隔离层中的所述第二沟道柱部分的直径大于所述第三沟道柱部分的直径。

[0037] 优选地，所述沟道柱包括依次堆叠的阻挡介质层、电荷存储层、隧穿介质层和沟道层

[0038] 根据本发明实施例的存储器件及其制造方法，结构简单、工艺简单、且制程易控制。

[0039] 根据本发明实施例的存储器件及其制造方法，在存储器件底部的一部分(底部叠层结构)制造完成后，进行刻蚀，得到第一沟道孔；第一沟道孔的深宽比较小，得到的沟道孔
底部的一致性更好。

[0040] 根据本发明实施例的存储器件及其制造方法，有效地改善了沟道孔底部的一致性，并且无需选择性外延生长制程，降低了成本且提高了器件性能的稳定性。

附图说明

[0041] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

[0042] 图1示出了根据现有技术的一种存储器件的结构示意图；

[0043] 图2示出了根据现有技术的另一种存储器件的结构示意图；

[0044] 图3a和3b分别示出根据本发明实施例的存储器件的存储单元串的电路图和结构示意图；

[0045] 图4示出了根据本发明实施例的存储器件的透视图；

[0046] 图5示出了根据本发明实施例的存储器件的制造方法的方法流程图；

[0047] 图6a至6m示出根据本发明实施例的存储器件制造方法的各个阶段的截面图。

具体实施方式

[0048] 以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此
外，在图中可能未示出某些公知的部分。

[0049] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清
楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节
来实现本发明。

[0050] 应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一
个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一
层、另一个区域“下面”或“下方”。

[0051] 对于3D NAND(存储器件)而言，沟道孔刻蚀(channel hole(CH)etch)工艺是最为关键的工艺步骤。随着目前堆叠层数(例如Si3N4/SiO2(N/O)stack)的增加，高深宽比的CH 
etch工艺也变得越来越困难。沟道孔刻蚀(CH etch)的过程中往往会伴随着过刻蚀(over 
etch)的出现，进而导致在衬底(substrate)上出现缺陷(gouging)。

[0052] 如图1所示，在现有的存储器件中，由于堆叠层数的增加，高深宽比的沟道孔刻蚀工艺难度增加，势必会在沟道孔底部形成缺陷(gouging)，沟道孔底部一致性(CH gouging 
uniformity)会进一步降低，进而会导致沟道孔中电流路径一致性降低。

[0053] 为了解决上述问题，现有技术中出现了如图2所示的存储器件。如图2所示，通过在沟道孔底部的衬底上生长SEG(selective epitaxial growth，选择性外延生长)来提高电
流路径的一致性，但SEG生长的工艺条件十分苛刻，成本很高；在SEG生长的过程中也容易产
生空位(void)，并且在底部一致性(gouging uniformity)不好的情况下保证SEG的一致性
较好也是非常困难的；此外，随着栅叠层结构堆叠的层数不断增加，沟道孔的深度也随之增
加，形成的SEG的高度、表面平整度以及离子掺杂浓度也会受工艺限制不能达到标准。

[0054] 本发明人注意到，尽管已经出现了上述方式改进的器件设计，但是仍然存在着以下问题：

[0055] 1、随着叠层层数的增加，目前高深宽比沟道孔刻蚀中过刻蚀所带来的底部一致性也是越来越差；

[0056] 2、为了弥补较差的底部一致性而进行的SEG生长工艺条件十分苛刻，而且成本高昂；

[0057] 3、随着沟道孔深宽比的继续增大，SEG的一致性也变得越来越难以保障。

[0058] 本申请的发明人注意到目前的存储器件中存在有上述的问题，因而提出了一种新的存储器件及其制造方法，以解决上述问题。

[0059] 图3a和3b分别示出根据本发明实施例的存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限
于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

[0060] 如图3a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管
Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线
SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至
字线WL1至WL4的相应字线。

[0061] 如图3b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存
储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，
从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结
构。在沟道柱110的中间部分，栅极导体121与沟道层1101之间夹有隧穿介质层1102、电荷存
储层1103和阻挡介质层1104，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体
122和123与沟道层1101之间夹有阻挡介质层1104，从而形成第一选择晶体管Q1和第二选择
晶体管Q2。

[0062] 在该实施例中，沟道层1101例如由掺杂多晶硅组成，隧穿介质层1102和阻挡介质层1104分别由氧化物组成，例如氧化硅，电荷存储层1103由包含量子点或者纳米晶体的绝
缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，
例如钨。沟道层1101用于提供控选择晶体管和存储晶体管的沟道区，沟道层1101的掺杂类
型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟
道层1101可以是N型掺杂的多晶硅。

[0063] 在该实施例中，沟道柱110的芯部为沟道层1101，隧穿介质层1102、电荷存储层1103和阻挡介质层1104形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯
部为附加的绝缘层，沟道层1101、隧穿介质层1102、电荷存储层1103和阻挡介质层1104形成
围绕芯部的叠层结构。

[0064] 在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层1101和阻挡介质层1104。在沟道柱110中，沟道层1101提供多个晶体管的源漏
区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和
第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介
质层。

[0065] 在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大
约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压
VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置
于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的
字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层1102到达
电荷存储层1103，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层1103中。

[0066] 在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，
字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其
阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以
判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取
决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储
晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

[0067] 图4示出了根据本发明实施例的存储器件的透视图。为了清楚起见，在图4中未示出存储器件中的各个绝缘层。

[0068] 在该实施例中示出的存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本
发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串
中的存储单元数量可以为任意多个，例如，32个或64个。

[0069] 在存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻
的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝
缘层。

[0070] 沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由
衬底100形成共源极连接。

[0071] 第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至
SSL4之一)。

[0072] 存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通
道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1
至WL4之一)。

[0073] 第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从
而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

[0074] 底部叠层结构牺牲叠层结构底部叠层结构底部叠层结构牺牲叠层结构底部叠层结构牺牲叠层结构

[0075] 图5示出了根据本发明实施例的存储器件的制造方法的方法流程图。图6a至6m示出根据本发明实施例的存储器件制造方法的各个阶段的截面图。所述截面图沿着图4中的
A‑A线截取。根据本发明实施例的存储器件的制造方法包括以下步骤：

[0076] 步骤S201：在衬底上形成底部叠层结构；

[0077] 如图6a所示，在衬底101上依次沉积第一隔离层102、底部牺牲层123和第二隔离层103，形成底部叠层结构20。可选地，底部叠层结构包括底部选择晶体管的第一隔离层102、
底部牺牲层123和第二隔离层103。底部叠层结构可选地，第一隔离层102为氧化物层，例如
为硼磷硅玻璃氧化层(boron‑phosphorosilicate glass oxidation，BSG OX)。可选地，底
部牺牲层123为氮化物层，例如为硼磷硅玻璃氮化层(boron‑phosphorosilicate glass 
nitride，BSG Nit)。可选地，第二隔离层103为氧化物层，例如为硅氧化层(ISO OX)。

[0078] 步骤S202：对底部叠层结构和衬底进行刻蚀，形成第一沟道孔。

[0079] 如图6b所示，对底部叠层结构20和衬底101的至少一部分进行刻蚀，形成第一沟道孔30。

[0080] 在本发明的可选实施例中，在沉积第一隔离层102、底部牺牲层123和第二隔离层103(底部叠层结构20)之后，底部叠层结构按照沟道孔(CH etch)的版图进行第一刻蚀(也
可称为前刻蚀，CH pre etch)，得到第一沟道孔30。可选地，第一刻蚀包括对第一隔离层
102、底部牺牲层123、第二隔离层103和衬底10的刻蚀，在第一隔离层102、底部牺牲层123和
第二隔离层103上刻蚀出通孔，在衬底101上刻蚀出非通孔，上述的通孔和非通孔共同构成
第一沟道孔30。

[0081] 在本发明的上述实施例中，在叠层结构(N/O stacks)的沉积生长中，位于底部的底部叠层结构生长完成后，便对底部叠层结构进行刻蚀，得到第一沟道孔；由于第一沟道孔
的深宽比较小，因此第一沟道孔底部(沟道孔的底部)的一致性较好。

[0082] 步骤S203：在底部叠层结构上形成第一牺牲层，第一牺牲层填充第一沟道孔；

[0083] 如图6c所示，在底部叠层结构20上形成第一牺牲层104；第一牺牲层104填充第一沟道孔30。

[0084] 在本发明的可选实施例中，在形成第一沟道孔30后，在底部叠层结构20(第一沟道孔30)上形成第一牺牲层104，第一牺牲层104填充在第一沟道孔30中。可选地，第一牺牲层
104填充满整个第一沟道孔30。可选地，第一牺牲层104的至少一部分位于底部叠层结构20
的上表面。

[0085] 步骤S204：对第一牺牲层进行表面平坦化处理；

[0086] 如图6d所示，对第一牺牲层104进行表面平坦化处理。

[0087] 在本发明的可选实施例中，在底部叠层结构20上形成第一牺牲层104之后，使用化学机械研磨方法(chemical mechanical polishing，CMP)去除底部叠层结构20上表面的第
一牺牲层104。可选地，对第一牺牲层104进行平坦化处理后，第一牺牲层104的上表面与底
部叠层结构20的上表面平齐。

[0088] 步骤S205：对第一沟道孔的顶部进行扩孔，得到顶部第一沟道孔和底部第一沟道孔。

[0089] 对第一沟道孔30的至少一部分(第一沟道孔30的顶部)进行扩孔。第一沟道孔30上扩孔的部分称为顶部第一沟道孔；第一沟道孔30上未被扩孔的部分称为底部第一沟道孔。

[0090] 在本发明的可选实施例中，如图6e和6f所示，对第一沟道孔30的顶部进行扩孔，得到顶部第一沟道孔31和底部第一沟道孔包括：对第一牺牲层104进行刻蚀，得到第一孔106；
以及对第一孔106进行扩孔，得到顶部第一沟道孔31。

[0091] 具体地讲，在对第一牺牲层104进行平坦化处理后，对第一牺牲层104顶部的一部分进行刻蚀，得到第一孔106。例如在CMP后对第一牺牲层104进行刻蚀(poly etch back)，
将第一沟道孔30中填充的第一牺牲层104回吃出一部分，得到第一孔106。可选地，第一孔
106的深度小于底部叠层结构20上第二隔离层103的厚度。

[0092] 在得到第一孔106后，对第一孔106进行扩孔，得到顶部第一沟道孔31。可选地，对底部叠层结构20的至少一部分进行去除，实现扩孔，得到第一孔106。例如对第一孔106四周
的第二隔离层103进行刻蚀，以实现对第一孔106的扩孔，得到顶部第一沟道孔31。第一沟道
孔30未被扩孔的部分称为底部第一沟道孔。

[0093] 在本发明的上述实施例中，对底部叠层结构中的第一沟道孔进行第一牺牲层的填充，由于第一沟道孔的深宽比较小，第一牺牲层的填充较容易；在第一牺牲层上刻蚀得到第
一孔，并对第一孔进行扩孔，得到顶部第一沟道孔，从而降低第二牺牲层的填充难度(即对
回吃后漏出来的第一孔进行扩孔，以解决后面沟道孔刻蚀对其的覆盖(overlay)问题)。

[0094] 步骤S206：在第一牺牲层上形成第二牺牲层，第二牺牲层填充顶部第一沟道孔；

[0095] 如图6g所示，在第一牺牲层104上形成第二牺牲层107，第二牺牲层107填充顶部第一沟道孔31。

[0096] 在本发明的可选实施例中，在形成顶部第一沟道孔31后，在第一牺牲层104(顶部第一沟道孔31)上形成第二牺牲层107，第二牺牲层107填充在顶部第一沟道孔31中。可选
地，第二牺牲层107填充满整个顶部第一沟道孔31中。可选地，第二牺牲层107的至少一部分
位于底部叠层结构20的上表面。

[0097] 步骤S207：对第二牺牲层进行表面平坦化处理；

[0098] 如图6h所示，对第二牺牲层107进行表面平坦化处理。

[0099] 在本发明的可选实施例中，在第一牺牲层104上形成第二牺牲层107之后，使用化学机械研磨方法(chemical mechanical polishing，CMP)去除底部叠层结构20上表面的第
二牺牲层107。可选地，对第二牺牲层107进行平坦化处理后，第二牺牲层107的上表面与底
部叠层结构20的上表面平齐。

[0100] 在本发明的上述实施例中，牺牲层填充完成后，对底部叠层结构表面的牺牲层进行去除，然后继续叠层结构的生长，生长完成后进行正式的沟道孔刻蚀，制程简单，成品效
果好，且涉及到的工艺目前均较成熟，易于掌控。

[0101] 步骤S208：在底部叠层结构上形成牺牲叠层结构；

[0102] 如图6i所示，在底部叠层结构20的上表面(第一表面)上形成堆叠的牺牲叠层结构40。牺牲叠层结构40包括交替堆叠的第三牺牲层109和第三隔离层151。

[0103] 在本发明的可选实施例中，在底部叠层结构20和第二牺牲层107上形成牺牲叠层结构40。可选地，在底部叠层结构20的上表面堆叠形成第二栅叠层结构(牺牲叠层结构40)。
可选地，在底部叠层结构20上形成第三牺牲层109与第三隔离层151交替堆叠的牺牲叠层，
作为牺牲叠层结构40。

[0104] 步骤S209：对牺牲叠层结构进行刻蚀，形成第二沟道孔；

[0105] 如图6j所示，对牺牲叠层结构40进行刻蚀，形成第二沟道孔50。其中，第二沟道孔50与第一沟道孔30相连通。

[0106] 在本发明的可选实施例中，对牺牲叠层结构40进行刻蚀，形成第二沟道孔50。第二沟道孔50与第一沟道孔30相连通。可选地，形成牺牲叠层结构40之后，通过刻蚀工艺，在牺
牲叠层结构40中形成第二沟道孔50。第二沟道孔50贯穿牺牲叠层结构40，停留在第二牺牲
层107上。

[0107] 步骤S210：去除第一牺牲层和第二牺牲层。

[0108] 如图6k所示，去除第一牺牲层和第二牺牲层，露出第一沟道孔30和第二沟道孔50。其中，第一沟道孔30包括顶部第一沟道孔31和底部第一沟道孔32。

[0109] 在本发明的可选实施例中，在形成第二沟道孔50之后，去除第一牺牲层104和第二牺牲层107。可选地，使用显影液去除第一牺牲层104和第二牺牲层107。显影液例如是四甲
基氢氧化铵(Tetramethylammonium Hydroxide,TMAH)。

[0110] 步骤S211：在第一沟道孔和第二沟道孔中形成沟道柱；

[0111] 如图6l所示，在第一沟道孔和第二沟道孔中形成沟道柱110。可选地，沟道柱110填充整个第一沟道孔和第二沟道孔。具体地讲，沟道柱110包括第一沟道柱部分111、第二沟道
柱部分112和第三沟道柱部分113。第一沟道柱部分111位于第二沟道孔中；第二沟道柱部分
112位于顶部第一沟道孔中；第三沟道柱部分113位于底部第一沟道孔中。

[0112] 在本发明的可选实施例中，形成沟道柱的步骤包括：

[0113] 覆盖第一沟道孔与第二沟道孔的底部与侧壁，依次形成栅介质层、电荷存储层、隧穿介质层以及沟道层；

[0114] 依次贯穿位于第一沟道孔底部的所述沟道层、所述隧穿介质层、所述电荷存储层以及所述栅介质层形成接触孔；

[0115] 以及将沟道层延伸至所述接触孔的底部。

[0116] 步骤S212：将底部牺牲层和第三牺牲层替换为栅极导体，得到堆叠在衬底上方的第一叠层结构和第二叠层结构。

[0117] 如图6m所示，将底部牺牲层123替换为栅极导体121，得到第一叠层结构60；将第三牺牲层109替换为栅极导体121，得到第二叠层结构70。第一叠层结构60位于衬底101上方，
第二叠层结构70位于第一叠层结构上方。

[0118] 图6m同时示出了根据本发明实施例的存储器件的结构示意图。参照图6m所示，根据本发明实施例的存储器件包括衬底101、第一叠层结构60、、第二叠层结构70和沟道柱
110。其中，沟道柱110包括第一沟道柱部分111、第二沟道柱部分112和第三沟道柱部分113。

[0119] 具体地讲，第一叠层结构60位于衬底101上。

[0120] 第二叠层结构70，位于第一叠层结构60上。

[0121] 沟道柱110贯穿第一叠层结构60和第二叠层结构70且到达衬底101中。其中，沟道柱110包括位于第一叠层结构60中的第二沟道柱部分112和第三沟道柱部分113；第二沟道
柱部分112位于第三沟道柱部分113的上方；第二沟道柱部分112的直径大于第三沟道柱部
分113的直径。

[0122] 在本发明的可选实施例中，沟道柱110还包括位于第二叠层结构70中的第一沟道柱部分111。可选地，第一沟道柱部分111的直径小于第二沟道柱部分112的直径。可选地，第
一沟道柱部分111的直径等于第三沟道柱部分113的直径。

[0123] 在本发明的可选实施例中，沟道柱包括(覆盖第一沟道孔和第二沟道孔的侧壁依次形成的)栅介质层、电荷存储层、隧穿介质层以及沟道层。

[0124] 在本发明的可选实施例中，第一叠层结构60中设置有第一沟道孔(图中未标注)；第二叠层结构70中设置有第二沟道孔(图中未标注)。沟道柱110位于第一沟道孔和第二沟
道孔中。具体地讲，第一沟道孔贯穿第一叠层结构60且到达衬底101中。第一沟道孔包括顶
部第一沟道孔和底部第一沟道孔。底部第一沟道孔位于衬底101上。顶部第一沟道孔，位于
底部第一沟道孔的上方。其中，顶部第一沟道孔的直径大于底部第一沟道孔的直径。

[0125] 第二沟道孔，贯穿第二叠层结构70，且与顶部第一沟道孔相连通。

[0126] 在本发明的可选实施例中，第一沟道孔的中心轴与第二沟道孔的中心轴相重合。可选地，顶部第一沟道孔的中心轴、底部第一沟道孔的中心轴和第二沟道孔的中心轴相重
合。

[0127] 在本发明的可选实施例中，第一叠层结构60包括第一隔离层、栅极导体和第二隔离层。栅极导体位于第一隔离层的上方。第二隔离层位于栅极导体的上方。优选地，第一隔
离层、栅极导体和第二隔离层自下而上依次堆叠。优选地，在第二隔离层中的第二沟道柱部
分的直径(均)大于第三沟道柱部分的直径。

[0128] 在本发明的可选实施例中，沟道柱110包括依次堆叠的阻挡介质层、电荷存储层、隧穿介质层和沟道层。可选地，阻挡介质层、电荷存储层、隧穿介质层和沟道层在沟道柱110
的侧壁上依次堆叠。

[0129] 应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存
在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖
非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要
素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备
所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在
包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0130] 依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明
书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属
技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利
要求书及其全部范围和等效物的限制。