一种TO封装功率半导体器件结构优化设计方法转让专利
申请号 : CN202110531073.3
文献号 : CN113221419B
文献日 : 2022-04-12
发明人 : 黄志亮 , 邓洁莲 , 邓曙光 , 阳同光 , 李航洋 , 陈敢新
申请人 : 湖南城市学院
摘要 :
权利要求 :
1.一种TO封装功率半导体器件结构优化设计方法，其特征在于，该方法包含如下处理步骤：
(1)基于待优化TO封装功率半导体器件，定义坐标系；
(2)定义优化目标、设计变量、约束；
(3)建立有限元分析模型M0；
(4)建立第一应力响应面和第一翘曲响应面；
(5)建立第一优化模型M1；
(6)求解第一优化模型M1输出最优解；
(7)建立第二应力响应面和第二翘曲响应面；
(8)建立第二优化模型M2；
(9)求解第二优化模型M2输出最优解；
在步骤(1)中所述待优化TO封装功率半导体器件包括芯片、焊层、引线框架、塑封包、键合丝；所述芯片的下表面通过所述焊层与所述引线框架的基底上表面联接，所述芯片的输入输出接口通过所述键合丝与所述引线框架的引脚联结；所述芯片、所述引线框架、所述键合丝被所述塑封包半包封，所述引线框架的所述引脚、所述基底下表面暴露在所述塑封包外；所述坐标系为空间直角坐标系，包含原点O、X方向、Y方向、Z方向，所述原点O在所述基底上表面的中心位置，所述X方向与所述引脚轴向平行，所述Z方向为所述基底上表面的法向，所述Y方向与所述X方向和所述Z方向均垂直；所述基底上表面的尺寸为XB、YB，所述芯片和所述焊层在所述X方向、所述Y方向的尺寸一致；
在步骤(2)中所述优化目标为最小化芯片的翘曲，即在Z方向上的变形，写成D；所述设计变量包括第一设计变量、第二设计变量、第三设计变量；所述第一设计变量、所述第二设计变量为所述芯片在所述X方向和所述Y方向上的结构尺寸，写成XC、YC；XC取值范围的上、下边界为XL＝0mm、XU＝XB；YC取值范围的上、下边界为YL＝0mm、YU＝YB；所述第三设计变量为所述芯片的中心点位置尺寸XP；所述约束包括应力约束、面积约束；所述应力约束为S≤S0，S表示所述芯片上的最大应力，S0表示许用应力；所述面积约束为A≥A0，A＝XC·YC表示所述芯片的上表面面积，A0表示需求面积；
在步骤(5)中所述建立第一优化模型M1是以XC、YC为设计变量，DR1(XC,YC)为优化目标，SR1(XC,YC)≤S0、XC·YC≥A0为约束，可写成：min DR1(XC,YC)
s.t.SR1(XC,YC)≤S0,XC·YC≥A0,XL≤XC≤XU,YL≤YC≤YU其中min表示最小化，s.t.表示约束；
在步骤(6)中所述求解第一优化模型M1输出最优解是指调用现有数值分析软件的优化* *
求解器对所述第二优化模型M2求解，得到XC、YC的最优解XC、YC；
在步骤(8)中所述建立第二优化模型M2是以XP为设计变量，DR2(XP)为优化目标，SR2(XP)≤S0为约束，可写成：
minDR2(XP)
s.t.SR2(XP)≤S0,XPL≤XP≤XPU在步骤(9)中所述求解第二优化模型M2输出最优解是指调用所述现有数值分析软件的*
优化求解器对所述第二优化模型M2求解，得到XP最优解XP。
2.根据权利要求1所述的一种TO封装功率半导体器件结构优化设计方法，在步骤(3)中所述建立有限元分析模型M0的步骤为：(3.1)建立有限元结构，包括芯片体、焊层体、框架体、塑封体，全部设置为体单元，分别对应所述芯片、所述焊层、所述引线框架、所述塑封包；
(3.2)设置材料属性，包括所述芯片体、所述焊层体、所述框架体、所述塑封体的密度、导热系数、热胀系数、比热容、泊松比；所述芯片体、所述框架体的弹性模量；所述焊层体、所述塑封体的弹性模量‑温度表；所述焊层体的温度‑应力‑非弹性应变表；
(3.3)设置约束关系，包括对所述塑封体与所述框架体之间的接触面、所述芯片体与所述焊层体之间的接触面、所述焊层体与所述框架体之间的接触面设置绑定约束；
(3.4)设置边界条件，包括对所述框架体上的引脚端设置固支边界，对所述框架体的基底体下表面设置对流换热边界参数：对流换热系数、环境温度；
(3.5)设置载荷，是指在芯片体上表面设置功耗载荷；
(3.6)设置求解器，所述求解器为现有商业有限元软件的温度位移耦合求解器；
(3.7)输出结果，包括芯片体上的最大应力和翘曲程度，分别对应所述应力约束中的S和所述优化目标中的D。
3.根据权利要求1所述的一种TO封装功率半导体器件结构优化设计方法，在步骤(4)中所述建立第一应力响应面和第一翘曲响应面的步骤为：(4.1)选取所述第一设计变量、所述第二设计变量的样本，在所述XC取值范围、所述YC取值范围中分别随机选取9组XC、YC的样本；
(4.2)计算所述XC、YC的样本的响应值，将所述XC、YC的样本分别代入所述有限元分析模型M0，得到第一应力响应值和第一翘曲响应值；
(4.3)拟合所述第一应力响应面和所述第一翘曲响应面，基于所述XC、YC的样本和所述第一应力响应值，拟合得到所述第一应力响应面SR1(XC,YC)：
2 2
SR1＝a0+a1·XC+a2·YC+a3·XC+a4·YC+a5·XC·YC基于所述XC、YC的样本和所述第一翘曲响应值，拟合得到第一翘曲响应面DR2(XC,YC)：
2 2
DR1＝b0+b1·XC+b2·YC+b3·XC+b4•YC+b5•XC•YC其中a0、a1、a2、a3、a4、a5，b0、b1、b2、b3、b4、b5分别为SR1和DR1中的系数。
4.根据权利要求1所述的一种TO封装功率半导体器件结构优化设计方法，在步骤(7)中所述建立第二应力响应面和第二翘曲响应面的步骤为：(7.1)计算所述第三设计变量的取值范围，所述第三设计变量XP取值范围的上、下边界* *
为XPL＝‑0.5·(XB‑XC)、XPU＝0.5·(XB‑XC)；
(7.2)选取XP的样本，在所述XP取值范围中选取5组样本；
* *
(7.3)计算样本的响应值，将XC 、YC 代入所述有限元分析模型M0，并将所述XP的样本分别代入所述有限元分析模型M0，得到第二应力响应值和第二翘曲响应值；
(7.4)拟合所述第二应力响应面和所述第二翘曲响应面，基于所述XP的样本和所述第二应力响应值，拟合得到所述第二应力响应面SR2(XP)：
2 3 4
SR2＝c0+c1·XP+c2·XP+c3•XP+c4•XP基于所述XC、YC的样本和所述第二翘曲响应值，拟合得到第二翘曲响应面DR2(XC,YC)：
2 3 4
DR2＝d0+d1•XP+d2·XP+d3•XP+d4•XP其中c0、c1、c2、c3、c4，d0、d1、d2、d3、d4分别为SR2和DR2中的系数。
说明书 :
一种TO封装功率半导体器件结构优化设计方法
技术领域
背景技术
统控制电路和电能变换方面的半导体器件。分立式封装是功率半导体器件的主要封装结构
形式之一，晶体管外形(Transistor Outline,TO)封装是应用最为广泛的分立式封装结构。
TO封装被塑封壳密封，在塑封包内部芯片直接焊接在铜基引线框架上，键合丝一段焊接于
引线框架，另一端引至芯片的输入输出口，从而实现电气连接。典型TO封装型号包括TO‑
220、TO‑247和TO‑252等。功率半导体器件常常工作于高温环境，并且功率损耗导致其自发
热。在环境温度与自发热的综合作用下，器件需承受较大范围的温度变化，如室温～150℃。
器件内各结构体发生热胀冷缩，且不同结构材料之间的热胀系数存在较大差异，由此产生
热应力和翘曲。过大的应力和翘曲会对器件性能造成很大影响，甚至导致脆性断裂、疲劳损
伤而彻底失效。
相比真实试验已大大降低了设计成本，但试算策略难以满足TO封装功率半导体器件的设计
需求。首先，器件结构包含多个结构参数，涉及多维优化问题，试算策略难以求解多维优化
问题。其次，器件包含多个失效模式，比如应力失效、翘曲失效，需构建多约束优化问题，试
算策略对此类问题的求解面临障碍。客观而言，理论界已经发展出针对多变量多约束优化
问题的工程优化算法。但对于一般工程技术人员，将此类算法直接应用到TO封装功率半导
体器件的结构优化中，需要深厚的理论功底和纯熟的编程技能。从而，大大阻碍了工程优化
算法在功率半导体器件结构设计中的应用。
程意义。
发明内容
建立了有限元分析模型以分析器件中芯片的热应力和翘曲；再次，结合响应面技术，构建了
两个结构优化模型，依次对芯片结构尺寸和位置尺寸进行优化。本发明方法为TO封装功率
半导体器件结构优化提供了实用的设计工具。
出接口通过键合丝与引线框架的引脚联结。芯片、引线框架、键合丝被塑封包半包封，引线
框架的引脚、基底下表面暴露在塑封包外。所述所述坐标系为空间直角坐标系，包含原点O、
X方向、Y方向、Z方向，原点O在基底上表面的中心位置，X方向与引脚轴向平行，Z方向为基底
上表面的法向，Y方向与X方向和Z方向均垂直。基底上表面的尺寸为XB、YB，芯片和焊层在X方
向、Y方向的尺寸一致。
二设计变量为芯片在X方向和Y方向上的结构尺寸，写成XC、YC。XC取值范围的上、下边界为XL
＝0mm、XU＝XB。YC取值范围的上、下边界为YL＝0mm、YU＝YB。第三设计变量为芯片的中心点位
置尺寸XP。所述约束包括应力约束、面积约束。应力约束为S≤S0，S表示芯片上的最大应力，
S0表示许用应力。面积约束为A≥A0，A＝XC•YC表示芯片的上表面面积，A0表示需求面积。
层体的温度‑应力‑非弹性应变表。
数值分析软件的优化求解器对第二优化模型M2求解，得到XC、YC的最优解XC、YC。
＝‑0.5·(XB‑XC)、XPU＝0.5·(XB‑XC)。
分析软件的优化求解器“fmincon”对第二优化模型M2求解，得到XP最优解XP。
解，将有限元建模分析、响应面技术、工程优化建模有机结合，通过现有商用有限元软件和
数值分析软件实现求解，避免了繁琐、复杂的算法编程，有利于一般工程技术人员掌握和实
施。再次，本发明方法可用于一般TO封装功率半导体器件的结构设计，具有良好的适用性。
附图说明
第一引脚；232、第二引脚；233、第三引脚；234、基底上表面；235、基底下表面；251、第一前
端；252、第一末端；261、第二前端；262、第二末端；31、芯片体；32、焊层体；33、框架体；34、塑
封体；311、芯片体上表面；331、第一引脚端；332、第二引脚端；333、基底体下表面。
具体实施方式
一键合丝25、第二键合丝26。芯片下表面213通过焊层22与引线框架23的基底上表面234联
接；第一键合丝25的第一前端251与芯片21的第一接口211联接，第一末端252与引线框架23
的第一引脚231联结；第二键合丝26的第二前端261与芯片21的第二接口212联接，第二末端
262与引线框架23的第二引脚232联结。芯片21、引线框架23、第一键合丝25、第二键合丝26
被塑封包24半包封，引线框架23的第一引脚231、第二引脚232、第二引脚233、基底下表面
235暴露在塑封包24外。第一引脚231、第二引脚232、第三引脚233用于与其他元器件建立机
械与电气联结，基底下表面235用于对外散热。建立空间直角坐标系，包含原点O、X方向、Y方
向、Z方向，原点O在基底上表面234的中心位置，X方向与第一引脚231的轴向平行，Z方向为
基底上表面234的法向，Y方向与X方向和Z方向均垂直。器件20的外形尺寸为9.73mm(X方
向)、6.54mm(Y方向)、2.28mm(Z方向)，基底上表面234的尺寸为XB＝3.4mm、YB＝5.4mm，芯片
21和焊层22在Z方向尺寸分别为ZC＝1.2mm、ZS＝0.2mm，芯片21和焊层22在X方向、Y方向的尺
寸一致。
量、第二设计变量为芯片21在X方向和Y方向上的结构尺寸，写成XC、YC。XC取值范围的上、下
边界为XL＝0mm、XU＝XB。YC取值范围的上、下边界为YL＝0mm、YU＝YB。第三设计变量为芯片21
的中心点位置尺寸XP。约束包括应力约束、面积约束。应力约束为S≤S0，S表示芯片21上的最
大应力，S0表示许用应力，S0＝100MPa。面积约束为A≥A0，A＝XC·YC表示芯片21的上表面面
2
积，A0表示需求面积，A0＝6.4mm。
塑封包24。
119GPa；焊层体32、塑封体34的弹性模量‑温度表，如表2；焊层体32的温度‑应力‑非弹性应
变表，如表3。
界。对框架体33的基底体下表面333设置对流换热边界，对流换热系数为5KW·m ·℃，环境
温度55℃。
2 2.0 2.5 84.4 9.5
3 2.0 3.0 99.4 9.9
4 2.5 2.0 85.9 10.4
5 2.5 2.5 93.9 10.8
6 2.5 3.0 105.1 11.2
7 3.0 2.0 103.2 11.8
8 3.0 2.5 107.3 15.7
9 3.0 3.0 115.7 12.6
‑12.7 ‑8.8 23.5 2.51 ‑4.6 0.03
解器“fmincon”对第二优化模型M2求解，得到XC、YC的最优解：XC＝2.38mm、YC＝2.69mm。
＝‑0.5·(XB‑XC)、XPU＝0.5·(XB‑XC)。
1 XPL 95.91 10.07
2 0.5·XPL 95.55 10.34
3 0 99.32 10.62
4 0.5·XPU 94.41 8.70
5 XPU 95.61 9.80
94.32 ‑2.94 12.16 10.56 ‑25.6
第二优化模型M2求解，得到XP最优解：XP＝0.21mm。
0 0 0
234的中心位置，写成(XC ，YC，XP)＝(2.53，2.53，0)/mm。基于有限元分析模型M1，得到两个
设计解在应力、翘曲方面的性能，如表10。结果表明，两个设计解是有效解，均能满足约束：S
2
≤S0＝100MPa、A≥A0＝6.4mm。本发明方法得到的最优解性能明显优于常规设计解，最优解
处芯片翘曲较常规设计解低25.1％。分析本发明方法实施过程可知，该方法符合工程设计
一般思路，步骤清晰，易于理解。将有限元建模分析、响应面技术、工程优化建模有机结合，
通过现有商用有限元软件ABQUES、数值分析软件MATLAB的求解器实现求解，从而避免了繁
琐、复杂的算法编程，有利于一般工程技术人员掌握和实施。尽管实施例使用的是特定的
TO‑252封装型号，但其他TO封装型号具有与TO‑252类似的结构和设计要求，由此本发明方
法适用于一般TO封装功率半导体器件的结构优化设计。
芯片翘曲 D/μm 8.70 10.88
芯片应力 S/MPa 94.41 94.94
2
芯片面积 A/mm 6.4 6.4