一种锁存结构和锁存方法

摘要

本发明提供一种锁存结构和锁存方法，包括模数转换电路、缓冲寄存器、加密电路、第一或门、第二或门、第一触发器和第二触发器，加密电路输出端分别连接第一或门和第二或门，第一或门连接第一触发器，第二或门连接第二触发器，第一触发器和第二触发器分别输出模拟信号锁存信号和数字信号锁存信号；其中模数转换电路和缓冲寄存器连接第一电源；加密电路、第一或门、第二或门、第一触发器和第二触发器连接第二电源，第二电源连接一电容。基于上述方案，实现可以锁存模拟信号和数字信号两种信号的锁存电路，其中，锁存器为全数字门逻辑搭建，面积开销小，功耗低。

权利要求

1.一种锁存结构，其特征在于，包括，模数转换电路，包括模拟信号接收端和第一数字信号输出端；

缓冲寄存器，包括数字信号接收端和第二数字信号输出端；

加密电路，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；

第一或门，包括第一时钟信号输入端、第一加密信号输入端和第一或门输出端；

第二或门，包括第二时钟信号输入端、第二加密信号输入端和第二或门输出端；

所述第一加密信号输入端和所述第二加密信号输入端均连接所述加密信号输出端；

第一触发器，包括第一时钟端、第一数据输入端和第一锁存输出端；

第二触发器，包括第二时钟端、第二数据输入端和第二锁存输出端；

所述第一时钟端连接所述第一或门输出端，所述第二时钟端连接所述第二或门输出端；

所述第一数据输入端连接第一数字信号输出端，所述第二数据输入端连接第二数字信号输出端。

2.根据权利要求1所述的一种锁存结构，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。

3.根据权利要求1或2所述的一种锁存结构，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；

与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；

加密信号输出端，以及一三输入与门；

所述第一分频电路、第二分频电路和第三分频电路的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端。

4.根据权利要求3所述的一种锁存结构，所述第一分频电路包括串联的四组触发器组；

第二分频电路包括串联的三组触发器组；

第三分频电路包括串联的二组触发器组。

5.根据权利要求1所述的一种锁存结构，所述模数转换电路、所述缓冲寄存器以及所述控制信号的配置电路供电连接第一电源；所述加密电路、第一或门、第二或门、第一触发器和第二触发器连接第二电源。

6.根据权利要求5所述的一种锁存结构，所述第二电源连接一电容。

7.一种锁存方法，其特征在于，包括：将模拟信号转化为第一数字信号，将所述第一数字信号输入至第一触发器的第一数据输入端；

对至少一组控制信号分别分频处理，分频后的控制信号输出加密信号；

将所述加密信号作为所述第一触发器的时钟信号输入所述第一触发器的时钟端，输出锁存数据；

或，将数字信号经缓冲寄存器输出第二数字信号，将所述第二数字信号输入至第二触发器的数据输入端；

对至少一组控制信号分别分频处理，分频后的控制信号经与门逻辑后输出加密信号；

将所述加密信号作为所述第二触发器的时钟信号输入所述第二触发器的时钟端，输出锁存数据。

8.根据权利要求7所述的锁存方法，采用第一电源为转化模拟信号的模数转换电路、缓冲寄存器以及所述控制信号的配置电路供电；采用第二电源为输出加密信号的加密电路、第一或门、第二或门、第一触发器和第二触发器供电。

9.根据权利要求8所述的锁存方法，在控制信号输入端输入的至少一路控制信号，使所述加密电路输出逻辑为1的加密信号；

当第一电源和所述第二电源上电，所述逻辑为1的加密信号经第一或门，输出恒为1的逻辑信号至所述第一触发器的第一时钟端。

10.根据权利要求8所述的锁存方法，锁存电路连接有一电容；当第一电源和所述第二电源均掉电，所述电容放电为锁存电路供电。

说明书

一种锁存结构和锁存方法

技术领域

[0001] 本发明涉及锁存技术，具体的涉及实现模拟和数字信号的加密锁存技术。

背景技术

[0002] 锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，
其次完成高速的控制其与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解
决一个 I/O 口既能输出也能输入的问题。

[0003] 现有技术中，锁存模拟信号，必须采用模拟锁存器，导致功耗较大，占用较大的芯片面积；数字分频锁存器，在断电过程中，电源掉电可能产生的毛刺，使得锁存失败；

[0004] 另一方面，现有锁存器，没有加密功能；以及由于现有锁存器功耗大，主副电源掉电后，锁存的信号同样丢失。

发明内容

[0005] 本发明针对现有锁存技术中的缺点，提供了一种实现模拟和数字信号的主电源断电加密锁存技术。

[0006] 为了解决上述技术问题，本发明通过下述技术方案得以解决：

[0007] 一种锁存结构，包括，

[0008] 模数转换电路，包括模拟信号接收端和第一数字信号输出端；

[0009] 缓冲寄存器，包括数字信号接收端和第二数字信号输出端；

[0010] 加密电路，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端；

[0011] 第一或门，包括第一时钟信号输入端、第一加密信号输入端和第一或门输出端；

[0012] 第二或门，包括第二时钟信号输入端、第二加密信号输入端和第二或门输出端；

[0013] 所述第一加密信号输入端和所述第二加密信号输入端均连接所述加密信号输出端；

[0014] 第一触发器，包括第一时钟端、第一数据输入端和第一锁存输出端；

[0015] 第二触发器，包括第二时钟端、第二数据输入端和第二锁存输出端；

[0016] 所述第一时钟端连接所述第一或门输出端，所述第二时钟端连接所述第二或门输出端；

[0017] 所述第一数据输入端连接第一数字信号输出端，所述第二数据输入端连接第二数字信号输出端。

[0018] 可选的，所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端为所述加密信号输出端。

[0019] 可选的，所述加密电路包括第一控制输入端、第二控制输入端和第三控制输入端；

[0020] 与所述第一控制输入端、第二控制输入端和第三控制输入端对应的第一分频电路、第二分频电路和第三分频电路；

[0021] 加密信号输出端，以及一三输入与门；

[0022] 所述第一分频电路、第二分频电路和第三分频电路的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端。

[0023] 可选的，所述第一分频电路包括串联的四组触发器组；

[0024] 第二分频电路包括串联的三组触发器组；

[0025] 第三分频电路包括串联的二组触发器组。

[0026] 可选的，所述模数转换电路、所述缓冲寄存器以及所述控制信号的配置电路供电连接第一电源；所述加密电路、第一或门、第二或门、第一触发器和第二触发器连接第二电
源。

[0027] 可选的，所述第二电源连接一电容。

[0028] 基于上述一种锁存电路，本发明还提供一种锁存方法，包括：

[0029] 将模拟信号转化为第一数字信号，将所述第一数字信号输入至第一触发器的第一数据输入端；

[0030] 对至少一组控制信号分别分频处理，分频后的控制信号输出加密信号；

[0031] 将所述加密信号作为所述第一触发器的时钟信号输入所述第一触发器的时钟端，输出锁存数据；

[0032] 或，将数字信号经缓冲寄存器输出第二数字信号，将所述第二数字信号输入至第二触发器的数据输入端；

[0033] 对至少一组控制信号分别分频处理，分频后的控制信号经与门逻辑后输出加密信号；

[0034] 将所述加密信号作为所述第二触发器的时钟信号输入所述第二触发器的时钟端，输出锁存数据。

[0035] 可选的，采用第一电源为转化模拟信号的模数转换电路、缓冲寄存器以及所述控制信号的配置电路供电；采用第二电源为输出加密信号的加密电路、第一或门、第二或门、
第一触发器和第二触发器供电。

[0036] 可选的，在控制信号输入端输入的至少一路控制信号，使所述加密电路输出逻辑为1的加密信号；

[0037] 当第一电源和所述第二电源上电，所述逻辑为1的加密信号经第一或门，输出恒为1的逻辑信号至所述第一触发器的第一时钟端。

[0038] 可选的，锁存电路连接有一电容；

[0039] 当第一电源和所述第二电源均掉电，所述电容放电为锁存电路供电。

[0040] 本发明的有益效果：

[0041] 1、相比模拟锁存器和传统数字锁存器，本可以锁存模拟信号和数字信号；其中，锁存器为全数字门逻辑搭建，面积开销小，功耗低。

[0042] 2、本发明使用了多路分频器加密电路，加密操作可以防止电源上下电导致的锁存失败

[0043] 通过多路控制信号进行密码编程控制，可以对是否latch做一个加密运算，也可以防止第一电源VDD1和和第二电源VDD2在上下电过程中，可能的毛刺，电压突变等导致产生
错误的latch信号，从而锁存失败的问题。所述模数转换电路和所述缓冲寄存器连接第一电
源；所述加密电路、第一或门、第二或门、第一触发器和第二触发器连接第二电源。

[0044] 3、本发明的锁存器零功耗，可以实现电池低功耗的供电要求，同时即使电源全部掉电，也能锁存信号一个月的时间，防止掉电导致的信息丢失。

[0045] 具体的，第一电源VDD1用于对模数转换电路、所述缓冲寄存器，和其他cpu控制处理单元供电，第一电源VDD1会产生相应的功耗；第二电源VDD2用于对多路分频器加密电路、
D触发器和逻辑门供电，且数字逻辑电路采用hvt等高阈值电压mos器件构成，所以几乎可以
认为是零功耗电路，这样电源域VDD2的漏电可能在1nA附近。

附图说明

[0046] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可
以根据这些附图获得其他的附图。

[0047] 图1为锁存结构的逻辑电路图；

[0048] 图2为加密电路的逻辑电路图；

[0049] 图3为图1逻辑电路的电源设计示意图。

具体实施方式

[0050] 下面结合实施例对本发明做进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。

[0051] 实施例1：

[0052] 如图1所示：披露了一种锁存结构，一种实现零功耗锁存，占用极小的芯片面积，增加锁存器在断电后锁存失败的概率，实现加密锁存和复位，实现掉电锁存。

[0053] 其包括，模数转换电路100，包括模拟信号接收端101和第一数字信号输出端102；

[0054] 缓冲寄存器200，包括数字信号接收端201和第二数字信号输出端202；

[0055] 加密电路300，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端301；

[0056] 第一或门400，包括第一时钟信号输入端402、第一加密信号输入端401和第一或门输出端403；

[0057] 第二或门500，包括第二时钟信号输入端502、第二加密信号输入端501和第二或门输出端503；

[0058] 所述第一加密信号输入端402和所述第二加密信号输入端502均连接所述加密信号输出端301；

[0059] 第一触发器600，包括第一时钟端601、第一数据输入端602和第一锁存输出端603；

[0060] 第二触发器700，包括第二时钟端701、第二数据输入端702和第二锁存输出端703；

[0061] 所述第一时钟端601连接所述第一或门输出端403，所述第二时钟端701连接所述第二或门输出端503；

[0062] 所述第一数据输入端602连接第一数字信号输出端102，所述第二数据输入端702连接第二数字信号输出端202。

[0063] 所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端即为所述加密信号输出端301。

[0064] 本实施例以3个分频电路进行描述，实际使用中，可以增加控制信号的数量P1、P2、P3…… Pn，并形成n路分频器，每一路分频器的分频方式可以是m分频，最终可以通过算法
来实现，这样增加分频的复杂度，也增加了密码的复杂度，从而为锁存电路提供加密保护。

[0065] 具体的，加密电路300，包括至少一组分频电路、与所述分频电路数量对应的控制信号输入端，以及一加密信号输出端301；

[0066] 所述加密电路还包括一多输入与门，所述多输入与门的输入端数量和所述分频电路数量相对应，所述多输入与门的输出端即为所述加密信号输出端301。

[0067] 本实施例以三路分频电路作为其中一种实施方式，进一步描述本技术方案：

[0068] 其中，所述加密电路包括第一控制输入端300‑IN1、第二控制输入端300‑IN2和第三控制输入端300‑IN3；

[0069] 与所述第一控制输入端300‑IN1、第二控制输入端300‑IN2和第三控制输入端300‑IN3对应的第一分频电路300‑D1、第二分频电路300‑D2和第三分频电路300‑D3；

[0070] 加密信号输出端301，以及一三输入与门302；

[0071] 所述第一分频电路300‑D1、第二分频电路300‑D2和第三分频电路300‑D3的输出端连接所述三输入与门的输入端，所述三输入与门的逻辑输出端为所述加密信号输出端301。

[0072] 进一步的，如图2为多路分频器加密电路的结构示例：

[0073] 本实施例所述的第一分频电路包括串联的四组触发器组；第二分频电路包括串联的三组触发器组；第三分频电路包括串联的二组触发器组。

[0074] 第一路分频电路，为4路D触发器串联构成的4分频电路；

[0075] 第二路分频电路，为3路D触发器串联构成的3分频电路；第三路分频电路为2路D触发器串联构成的2分频电路；

[0076] 当控制信号P1，控制信号P2和控制信号P3经过串联D触发器之后的最后一级的D触发器的Q端输出，进入三输入与门302，三输入与门302的输出为latch信号；控制信号常用为
0101010101……。

[0077] 当控制信号P1分频4次且控制信号P2分频3次且控制信号P3分频2次，则可以将latch信号从低电平拉到高电平，从而对锁存器进行锁存。

[0078] 为了解决现有技术的功耗缺陷，本实施例对电源的应用做了进一步的设计，如图3，所述模数转换电路和所述缓冲寄存器连接第一电源VDD1（电源域VDD1）。

[0079] 进一步的其中控制信号P1，控制信号P2和控制信号P3的配置电路位于连接第一电源VDD1，即在电源域VDD1。

[0080] 所述加密电路、第一或门、第二或门、第一触发器和第二触发器连接第二电源VDD2（电源域VDD2）。所述第二电源VDD2连接一电容，电容为100μF。

[0081] 具体的，下面描述关于第一电源VDD1和第二电源VDD2不同的供电情况导致的逻辑信号状态，以及锁存状态的情况。

[0082] 在同时第一电源VDD1和第二电源VDD2的上下电的即时状态下，即使存在电压突变等异常情况，加入本实施例中的所述的加密电路，做了加密操作，就不会导致latch的信号
错误，大大提升了上下电过程中的锁存成功率。

[0083] 如果没有该加密电路实现的加密操作，电源在mos阈值电压附近时，没有做迟滞的数字逻辑门有一定概率会振荡翻转，这样单路分频器的输入就错误振荡，从而产生错误的
latch信号。

[0084] 在锁存电路使用方法包括：在VDD1上电后，先对控制信号P1，控制信号P2和控制信号P3进行配置。

[0085] 当第一电源VDD1和第二电源VDD2均上电，控制信号P1，控制信号P2和控制信号P3未进行任何操作，latch为逻辑0，S1模拟信号和S2数字信号分别经过模数转换电路100和缓
冲寄存器200，的处理，直接进入第一触发器600和第二触发器700，在时钟CK作用下，传递到
S1_latch和S2_latch 。

[0086] 当控制信号P1，控制信号P2和控制信号P3进行加密的操作之后，多路分频器加密电路产生latch信号，逻辑为1，这时latch的高电平在或门作用下，使得D触发器的时钟端CK
恒为逻辑1，s1_latch和s2_latch的信号保持并锁存。

[0087] 第一电源VDD1掉电，第二电源VDD2如果作为电池供电时，由于锁存器为零功耗逻辑电路，且逻辑电路门数很少，逻辑门采用高阈值电压mos器件搭建，漏电功耗仅为0.1nA量
级，使得VDD2耗电极少，VDD2作为电池可以使用很长时间，例如RTC等低功耗电路，根据普通
纽扣电池50mAh的电量计算，锁存器可以锁存500M小时。

[0088] 当第一电源VDD1掉电，且VDD2也掉电，本实施例中有100uF电容，根据电容公式，it=cu，对于100uF电容，电路可以正常工作的压降为2v，则锁存时间延长至550小时，也就是
说，在1个月的时间内，能保存锁存器的信息，可以一定程度上解决由于供电不足导致信息
立即丢失的问题。

[0089] 在VDD1掉电状态下，由于已经对控制信号P1，控制信号P2和控制信号P3进行了配置，如若出现掉电情况，并不会影响相关的锁存性能。

[0090] 实施例2：

[0091] 本实施例披露一种基于实施例1锁存电路的一种锁存方法，具体的涉及一种实现零功耗锁存，占用极小的芯片面积，增加锁存器在断电后锁存失败的概率，实现加密锁存和
复位，实现掉电锁存：

[0092] （一）模拟信号的锁存

[0093] 将模拟信号转化为第一数字信号，将所述第一数字信号输入至第一触发器的第一数据输入端；

[0094] 对至少一组控制信号分别分频处理，分频后的控制信号经与门逻辑后输出加密信号；

[0095] 将所述加密信号作为所述第一触发器的时钟信号输入所述第一触发器的时钟端，输出锁存数据；

[0096] 具体的，输入模拟信号S1，经模数转换电路100转换获取第一数字信号S1’，所述第一数字信号S1’输入第一触发器600的第一数据输入端602，第一触发器600的第一锁存输出
端603输出模拟信号S1的锁存信号S1_latch。

[0097] 在加密电路输入控制信号P1，控制信号P2，控制信号P3；

[0098] 控制信号P1经过4路D触发器串联构成的4分频电路，获得分频信号P1’；

[0099] 控制信号P2经过3路D触发器串联构成的3分频电路，获得分频信号P2’；

[0100] 控制信号P3经过2路D触发器串联构成的2分频电路，获得分频信号P3’；

[0101] 分频信号P1’、 分频信号P2’ 和分频信号P3’输入三输入与门，三输入与门输出加密输出信号latch信号，通过分频信号P1’、 分频信号P2’ 和分频信号P3’获取高电平信号，
输入第一触发器600（D触发器），实现锁存器锁存。

[0102] 通过三路不同的分频电路将latch信号从低电平拉倒高电平，为锁存电路提供加密保护，使其不会因电源上下电状态导致锁存失败或错误。

[0103] （二）数字信号的锁存

[0104] 将数字信号经缓冲寄存器输出第二数字信号，将所述第二数字信号输入至第二触发器的数据输入端；对至少一组控制信号分别分频处理，分频后的控制信号经与门逻辑后
输出加密信号；将所述加密信号作为所述第二触发器的时钟信号输入所述第二触发器的时
钟端，输出锁存数据。

[0105] 具体的，输入数字信号S2，经缓冲寄存器200（buffer）输出第二数字信号S2’，所述第二数字信号S2’输入第二触发器700的第二数据输入端702，第二触发器700的第二锁存输
出端703输出数字信号S2的锁存信号S2_latch。

[0106] 在加密电路输入控制信号P1，控制信号P2，控制信号P3；

[0107] 控制信号P1经过4路D触发器串联构成的4分频电路，获得分频信号P1’；

[0108] 控制信号P2经过3路D触发器串联构成的3分频电路，获得分频信号P2’；

[0109] 控制信号P3经过2路D触发器串联构成的2分频电路，获得分频信号P3’；

[0110] 分频信号P1’、 分频信号P2’ 和分频信号P3’输入三输入与门，三输入与门输出加密输出信号latch信号，通过分频信号P1’、 分频信号P2’ 和分频信号P3’获取高电平信号，
输入第二触发器700（D触发器），实现锁存器锁存。

[0111] 通过三路不同的分频电路将latch信号从低电平拉倒高电平，为锁存电路提供加密保护，使其不会因电源上下电状态导致锁存失败或错误。

[0112] 实施例3：

[0113] 在本实施例中，与实施例1的区别在于，加密电路采用一路分频电路，例如采用一路8分频电路或采用一路10分频电路，去掉实施例1中有的三输入与门，最后一级D触发器Q
端输出至或门。

[0114] 另需要说明的是，本技术方案在结构命名中，没有功能特指性，如“加密电路”、“加密信号”，不指代只有加密功能的含义，实际所述“加密电路”的技术特征根据本实施方式示
例描述含义为准。

[0115] 此外，需要说明的是，本说明书中所描述的具体实施例，其零、部件的形状、所取名称等可以不同。凡依本发明专利构思所述的构造、特征及原理所做的等效或简单变化，均包
括于本发明专利的保护范围内。本发明所属技术领域的技术人员可以对所描述的具体实施
例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本发明的结构或者超越本
权利要求书所定义的范围，均应属于本发明的保护范围。