一种补偿负电容晶体管内部栅电势损失的方法

摘要

本发明公开了一种补偿负电容晶体管在高漏极电压下靠近漏极侧内栅电势损失的方法，本发明在现有的N型负电容晶体管制作过程中，增加一道P型离子的沟道注入步骤。具体实施方法为：在完成N型负电容晶体管的金属栅极TiN材料积淀工艺之后，在靠近漏端(drain)的沟道区域局部额外注入一定浓度的P型离子，目的是提高漏极与沟道交界处局部区域的P型离子的掺杂浓度，并且保持之后的现有工艺技术和步骤都不变。其特点是这种方法与现有nNCFET工艺具有很好的兼容性，制造过程没有明显的增加工艺难度与复杂度。本发明通过可以缓解负电容晶体管输出电流随着漏极电压升高而下降导致的负微分电阻现象，保持了nNCFET优良的性能。

权利要求

1.一种补偿负电容晶体管内部栅电势损失的方法，其特征在于：

在N型负电容晶体管制作过程中，增加一道P型离子的沟道注入步骤，具体是在完成N型负电容晶体管的金属栅极TiN材料积淀工艺之后，进行轻掺杂漏离子注入工艺之前，在靠近漏端的沟道区域额外注入一定浓度的P型离子，以提高漏极与沟道交界处的P型掺杂离子的局部掺杂浓度；

其中注入P型离子区域长度不超过总栅长的25%，注入P型离子浓度比衬底掺杂浓度高一个量级；注入P型离子区域的掺杂面服从高斯分布，由靠近沟道上表面与漏端交接处为最高掺杂浓度为中心，以90度扇形逐步向外降低掺杂浓度，直到最外层掺杂与衬底接近。

2.根据权利要求1所述的一种补偿负电容晶体管内部栅电势损失的方法，其特征在于：P型离子注入深度不超过LDD的结深。

说明书

一种补偿负电容晶体管内部栅电势损失的方法

技术领域

[0001] 本发明属于半导体新型集成信息器件领域，涉及一种补偿负电容晶体管内部栅电势损失的方法。

背景技术

[0002] 现代信息社会对集成电路芯片性能的要求越来越高，迫使组成芯片系统基本单元的金属‑氧化物‑半导体场效应晶体管(MOSFET)的沟道尺寸不断缩小，从而使芯片获得了更高的集成度。当器件的特征尺寸进入纳米尺度，随着集成度的提高，芯片的功耗密度也在不断的增加。因此，过多的芯片内功耗密度不可避免地消耗更多的能量，给可穿戴设备及物联网设备的电池持续供电带来巨大的挑战，成为芯片技术进一步发展的障碍。

[0003] 理论分析表明，集成芯片上功耗密度不断上升的主要原因是受玻尔兹曼热力学限制，传统晶体管的亚阈值摆幅(SS)在室温下存在60mV/decade的理论极限，这一限制表明为了电流上升10倍，至少需要60mV的栅极电压，从而导致阈值电压不能持续按照等比例缩小，结果是电源电压受到阈值电压的限制未能按照预期进一步降低。由于器件功耗与电源电压密切相关，导致进一步降低芯片能耗成为一个颇为棘手的问题。

[0004] 为了克服上述能耗瓶颈，具有陡峭亚阈值摆幅(室温下SS低于60mV/decade)的负电容晶体管(NCFET)是最具应用前景的可选方案之一。负电容晶体管具备开关电流比高，开关活动性强，静态功耗低，驱动能力强的特点，由于制造工艺与传统CMOS技术兼容，使其在国际上备受关注。

[0005] 但是，常见的N型NCFET(nNCFET)也存在固有的性能缺陷，即处于较低栅极偏置电压条件下，nNCFET在靠近漏极一侧的沟道的内栅电势(即铁电层与栅氧化层交界处的电势，如图1所示)会在漏极电压升高时出现降低现象，其结果是使得输出电流容易随着漏极电压的升高而减小，出现nNCFET的标志性现象——负微分电阻效应(NDR)，这会使其在数字电路的应用中产生滞后和时延，阻碍了该器件的逻辑电路应用。

发明内容

[0006] 针对nNCFET在高漏极偏置电压下的内栅电势损失问题，本发明提出了一种补偿nNCFET靠近漏极侧内栅电势降低，进而能够提升高漏极电压下的输出沟道电流的方法。这种方法不用改变原有nNCFET的制造工艺步骤，只是通过局部工艺技术的微小调整来实现nNCFET器件总体性能的提升，可以弥补现有nNCFET的固有性能缺陷，促使nNCFET在电路中具有更好的应用前景。

[0007] 本发明解决技术问题所采取的技术方案如下：

[0008] 本发明是在N型负电容晶体管制作过程中，增加一道P型离子的沟道注入步骤，具体是在完成N型负电容晶体管的金属栅极TiN材料积淀工艺之后，进行轻掺杂漏离子注入工艺之前，在靠近漏端的沟道区域额外注入一定浓度的P型离子，以提高漏极与沟道交界处的P型掺杂离子的局部掺杂浓度。

[0009] 优选的，注入P型离子区域长度不超过总栅长的25％，注入P型离子浓度比衬底掺杂浓度高一个量级。

[0010] 优选的，注入P型离子区域的掺杂面服从高斯分布，由靠近沟道上表面与漏端交接处为最高掺杂浓度为中心，以90度扇形逐步向外降低掺杂浓度，直到最外层掺杂与衬底接近。

[0011] 优选的，P型离子注入深度不超过LDD的结深。

[0012] 本发明的有益效果：本发明通过靠近nNCFET漏端的沟道区域额外注入一定浓度的P型离子，提高漏极与沟道交界处沟道的局部掺杂浓度，从而提高栅极与衬底的界面电场，达到弥补nNCFET在漏极电压升高时引起的靠近漏极处内栅电势损失的效果，进而提升了沟道电流，保持了nNCFET固有的性能。这种方法与传统的nNCFET工艺具有很好的兼容性，而且制作过程也没有明显增加工艺的难度与复杂度。本发明可以解决负电容晶体管输出沟道电流随着漏极电压升高沟道反而下降的情况，克服了负电容晶体管固有的负微分电阻现象，负电容晶体管的总体性能优势得以保持。

附图说明

[0013] 图1为N型负电容晶体管(nNCFET)示意图；

[0014] 图2在nNCFET中额外注入p型离子的示意图。

具体实施方式

[0015] 本发明通过在反型模式的N型负电容晶体管(nNCFET)靠近漏端(drain)的沟道区域内额外注入一定浓度的P型离子，使得靠近漏极与沟道交界处的P型离子掺杂浓度提升，从而起到提高nNCFET靠近漏端内侧内栅电势的目的。本发明具体涉及对于处于较低栅极电压偏置下的nNCFET，由于漏极电压的升高会使得靠近漏极内侧的内栅电势降低，导致输出沟道电流减小，从而提出一种在高漏极电压下补偿nNCFET靠近漏端内侧内部栅电势，提升输出沟道电流的方法。

[0016] 本发明在现有的nNCFET的制作工艺进行过程中，传统的nNCFET主要工艺步骤如下：

[0017] (1)制备未掺杂的硅或者绝缘体上硅(SOI)衬底；

[0018] (2)高介电常数介质HfO2栅氧化层积淀；

[0019] (3)金属栅极TiN材料积淀；

[0020] (4)进行轻掺杂漏(LDD)离子注入；

[0021] (5)晶体管隔离层的形成以及源漏外延生长；

[0022] (6)淀积光刻胶与刻蚀工艺；

[0023] (7)完成1050℃的快速热退火；

[0024] (8)1398℃和时间为1.0ms的激光退火工艺；

[0025] (9)最后进行电极触点镍硅化。

[0026] 本发明增加一道沟道离子的注入步骤。具体实施方法详细过程和次序为：在完成nNCFET的金属栅极TiN材料积淀工艺之后，在靠近漏端的沟道区域再额外注入一定浓度P型离子，目的是提高漏极与沟道交界处的P型离子掺杂浓度，并且保持其余的现有制造工艺技术不变。其特点是这种方法与现有nNCFET工艺技术具有很好的兼容性，整个实现方案和制造步骤并没有明显的增加现有工艺难度与复杂度。

[0027] 具体关于掺杂注入的细节如下：在完成nNCFET的金属栅极TiN材料积淀之后，进行轻掺杂漏(LDD)离子注入工艺之前，在靠近漏端(drain)的沟道区域，该区域长度不超过总栅长Lg的25％，额外注入一定浓度P型离子，注入离子浓度比衬底掺杂浓度高一个量级左右，即设衬底掺杂浓度为Nsub，则该区域的平均掺杂浓度约为10Nsub，且该掺杂面服从高斯分布，由靠近沟道上表面与漏端交接处为最高掺杂浓度为中心，以90度扇形逐步向外降低掺杂浓度，直到最外层掺杂与衬底接近。整个额外掺杂离子的注入深度Hn不超过LDD的结深Hj，即保证Hn≤Hj，额外掺杂区域如图2所示，掺杂完成后再进行LDD离子注入。图中侧墙的工艺步骤是在LDD离子注入工艺之后，目的是在后续的重掺杂漏极离子注入中能够有效地掩蔽轻掺杂的LDD结构。

[0028] 本发明的主要原理：由于漏极电压的升高，会引起内部栅极电荷数量的下降，导致nNCFET铁电层两端的电压下降，使得铁电层以下的内栅电压降低，从而引起靠近漏极处的内栅电势 低于靠近源极处的电势 造成所谓的内部表面电势损失，结果导致沟道输出电流强度减小，影响了nNCFET的性能。本发明通过沟道靠近漏端(drain)的沟道区域额外注入一定浓度P型离子，提高了漏极与沟道交界处的离子掺杂浓度，从而减小了漏极‑沟道耗尽区与栅极的距离，提高了栅极与衬底之间的界面电场，达到补偿nNCFET在漏极电压升高时引起的靠近漏极处内部栅极表面电势损失，进而降低沟道电流的缺陷，提升了nNCFET的性能。

[0029] 本领域的普通技术人员应当认识到，以上实施步骤和方案仅是用来对本发明的说明和解释，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施步骤和方案的变化、变形都将落在本发明的保护范围内。