本发明提供一种具有氮化硅阻挡层的SGT器件及制备方法，包括从下至上依次层叠设置的金属化漏极、N+衬底、N‑漂移区和金属化源极；N‑漂移区中具有沟槽栅结构、P型掺杂区、P+重掺杂区和N+重掺杂区；沟槽栅结构包括氧化层、控制栅电极、氮化硅阻挡层和屏蔽栅电极；当器件正向导通时，控制栅电极接正电位，金属化漏极接正电位，金属化源极接零电位；当器件反向阻断时，控制栅电极和金属化源极短接且接零电位，金属化漏极接正电位；本发明具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题。
1.一种具有氮化硅阻挡层的SGT器件，其特征在于：包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N‑漂移区(3)和金属化源极(11)；
所述N‑漂移区(3)中具有沟槽栅结构、P型掺杂区(4)、P+重掺杂区(6)和N+重掺杂区(5)；
所述沟槽栅结构包括氧化层(8)、位于氧化层(8)内部的控制栅电极(7)及氮化硅阻挡层(9)和屏蔽栅电极(10)，氮化硅阻挡层(9)和屏蔽栅电极(10)位于控制栅电极(7)下方，控制栅电极(7)和屏蔽栅电极(10)不接触，氮化硅阻挡层(9)为U形，氮化硅阻挡层(9)位于屏蔽栅电极(10)左右两侧和底部的氧化层(8)中；
P型掺杂区(4)位于所述沟槽栅结构两侧的N‑漂移区(3)的顶层，P+重掺杂区(6)和N+重掺杂区(5)并排位于所述P型掺杂区(4)的顶层，所述P型掺杂区(4)、N+重掺杂区(5)靠近控制栅电极(7)的侧面都与所述氧化层(8)接触；P型掺杂区(4)的垂直深度不超过控制栅电极(7)的深度；P+重掺杂区(6)和N+重掺杂区(5)的上表面都和金属化源极(11)接触，金属化源极(11)和控制栅电极(7)通过所述氧化层(8)相隔离；屏蔽栅电极(10)和金属化源极(11)短接；
当器件正向导通时，控制栅电极(7)接正电位，金属化漏极(1)接正电位，金属化源极(11)接零电位；当器件反向阻断时，控制栅电极(7)和金属化源极(11)短接且接零电位，金属化漏极(1)接正电位。
2.根据权利要求1所述的一种具有氮化硅阻挡层的SGT器件，其特征在于：所述氧化层(8)为二氧化硅，或者为二氧化硅和氮化硅的复合材料。
3.根据权利要求1所述的一种具有氮化硅阻挡层的SGT器件，其特征在于：所述控制栅电极(7)和屏蔽栅电极(10)为多晶硅。
4.根据权利要求1所述的一种具有氮化硅阻挡层的SGT器件，其特征在于：器件所使用的半导体材料为体硅、或碳化硅、或砷化镓或锗硅。
5.权利要求1至4任意一项所述的一种具有氮化硅阻挡层的SGT器件的制备方法，其特征在于包括如下步骤：
(1)单晶硅准备及外延生长：采用重掺杂单晶硅N+衬底(2)，晶向为<100>，采用气相外‑
(2)刻槽：淀积硬掩膜作为后续挖槽的阻挡层，利用光刻板进行槽刻蚀，刻蚀出槽栅区；
(3)二氧化硅的填充：去掉硬掩膜，在槽内生长氧化层(8)；
(4)氮化硅的淀积：采用淀积工艺，在氧化层(8)上形成氮化硅阻挡层(9)；
(5)二氧化硅的淀积：采用淀积工艺，在氮化硅阻挡层(9)上形成氧化层(8)；
(6)多晶硅的淀积与刻蚀：淀积屏蔽栅电极(10)；利用光刻板刻掉氧化层(8)、氮化硅阻挡层(9)和屏蔽栅电极(10)的上半部分；
(7)二氧化硅的淀积：采用淀积工艺，在槽栅底部形成氧化层(8)；
(8)热氧化层生长：对槽栅区进行氧化层热生长，形成侧壁栅氧化层(8)；
(9)多晶硅的淀积与刻蚀：淀积控制栅电极(7)，多晶硅的厚度要保证能够填满槽型区域；利用光刻板对控制栅电极(7)刻蚀，并在控制栅电极(7)上方淀积二氧化硅，刻蚀表面二氧化硅；
(10)离子注入：P型掺杂区(4)硼注入，P型掺杂区(4)的垂直深度不超过控制栅电极(7)的深度；
(11)离子注入：N型重掺杂区砷注入，形成N+重掺杂区(5)；P型重掺杂区硼注入，形成P重掺杂区(6)；
(12)金属化：正面金属化，金属刻蚀，背面金属化，钝化。
具有氮化硅阻挡层的SGT器件及制备方法
技术领域
[0001] 本发明属于功率半导体技术领域，具体涉及一种具有氮化硅阻挡层的SGT器件及其制备方法。
背景技术
[0002] 自2003年Fairchild半导体ZengJun博士提出Shield‑gate VDMOS以来，这种具有低比导通电阻低栅电荷的器件便受到广泛关注。该器件在常规槽栅VDMOS槽内引入新的电
极，可作为体内场板辅助耗尽器件漂移区载流子降低器件的比导通电阻，也可起屏蔽作用
减小栅电极和漏电极的交叠面积从而降低器件的米勒电容降低栅电荷。相比传统VDMOS器
件，屏蔽栅VDMOS器件具有功率损耗低、寄生电容小、开关速度快、高频特性好等优点，成为
当前中低压应用领域的主流器件。
[0003] 由于屏蔽栅的引入，SGT存在着与时间相关的雪崩击穿不稳定性，严重影响SGT器件的可靠性。雪崩击穿产生的热空穴破坏屏蔽栅氧化层和硅界面的Si‑H键，分离的氢向屏
蔽栅扩散，Si的悬空键作为空穴陷阱工作。这导致SGT器件雪崩击穿电压随着应力时间的增
加而先增大后减小，随着应力时间增加，当器件的雪崩击穿电压低于系统工作电压，器件容
易发生失效，影响整个系统的运行。本发明提出的一种具有氮化硅阻挡层的SGT器件可以有
效抑制SGT器件雪崩击穿不稳定性，提高SGT器件在应用过程中的稳定性与可靠性。
发明内容
[0004] 本发明所要解决的技术问题是针对现有技术存在的问题，提供一种具有氮化硅阻挡层的SGT器件及制备方法。
[0005] 为实现上述发明目的，本发明技术方案如下：
[0006] 一种具有氮化硅阻挡层的SGT器件，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N‑漂移区3和金属化源极11；
[0007] 所述N‑漂移区3中具有沟槽栅结构、P型掺杂区4、P+重掺杂区6和N+重掺杂区5；
[0008] 所述沟槽栅结构包括氧化层8、位于氧化层8内部的控制栅电极7及氮化硅阻挡层9和屏蔽栅电极10，氮化硅阻挡层9和屏蔽栅电极10位于控制栅电极7下方，控制栅电极7和屏
蔽栅电极10不接触，氮化硅阻挡层9为U形，氮化硅阻挡层9位于屏蔽栅电极10左右两侧和底
部的氧化层8中；
[0009] P型掺杂区4位于所述沟槽栅结构两侧的N‑漂移区3的顶层，P+重掺杂区6和N+重掺杂区5并排位于所述P型掺杂区4的顶层，所述P型掺杂区4、N+重掺杂区5靠近控制栅电极7的
侧面都与所述氧化层8接触；P型掺杂区4的垂直深度不超过控制栅电极7的深度；P+重掺杂
区6和N+重掺杂区5的上表面都和金属化源极11接触，金属化源极11和控制栅电极7通过所
述氧化层8相隔离；屏蔽栅电极10和金属化源极11短接；
[0010] 当器件正向导通时，控制栅电极7接正电位，金属化漏极1接正电位，金属化源极11接零电位；当器件反向阻断时，控制栅电极7和金属化源极11短接且接零电位，金属化漏极1
接正电位。
[0011] 作为优选方式，所述氧化层8为二氧化硅，或者为二氧化硅和氮化硅的复合材料。
[0012] 作为优选方式，所述控制栅电极7和屏蔽栅电极10为多晶硅。
[0013] 作为优选方式，器件所使用的半导体材料为体硅、或碳化硅、或砷化镓或锗硅。
[0014] 本发明还提供一种具有氮化硅阻挡层的SGT器件的制备方法，包括如下步骤：
[0015] (1)单晶硅准备及外延生长：采用重掺杂单晶硅N+衬底2，晶向为<100>，采用气相‑
外延方法生长N漂移区3；
[0016] (2)刻槽：淀积硬掩膜作为后续挖槽的阻挡层，利用光刻板进行槽刻蚀，刻蚀出槽栅区；
[0017] (3)二氧化硅的填充：去掉硬掩膜，在槽内生长氧化层8；
[0018] (4)氮化硅的淀积：采用淀积工艺，在氧化层8上形成氮化硅阻挡层9；
[0019] (5)二氧化硅的淀积：采用淀积工艺，在氮化硅阻挡层9上形成氧化层8；
[0020] (6)多晶硅的淀积与刻蚀：淀积屏蔽栅电极10；利用光刻板刻掉氧化层8、氮化硅阻挡层9和屏蔽栅电极10的上半部分；
[0021] (7)二氧化硅的淀积：采用淀积工艺，在槽栅底部形成氧化层8；
[0022] (8)热氧化层生长：对槽栅区进行氧化层热生长，形成侧壁栅氧化层8；
[0023] (9)多晶硅的淀积与刻蚀：淀积控制栅电极7，多晶硅的厚度要保证能够填满槽型区域；利用光刻板对控制栅电极7刻蚀，并在控制栅电极7上方淀积二氧化硅，刻蚀表面二氧
化硅；
[0024] (10)离子注入：P型掺杂区4硼注入，P型掺杂区4的垂直深度不超过控制栅电极7的深度；
[0025] (11)离子注入：N型重掺杂区砷注入，形成N+重掺杂区5，P型重掺杂区硼注入，形成+
P重掺杂区6；
[0026] (12)金属化：正面金属化，金属刻蚀，背面金属化，钝化。
[0027] 下面从两个方面说明本发明的工作原理：
[0028] (1)器件的正向导通
[0029] 本发明所提供的具有氮化硅阻挡层的SGT器件，其正向导通时的电极连接方式为：控制栅电极7接正电位，金属化漏极1接正电位，金属化源极11接零电位。当控制栅电极7施
加的正偏电压达到阈值电压时，在P型掺杂区4中靠近氧化层8的一侧形成反型沟道；在金属
化漏极1的正向偏压下，电子作为载流子从N+重掺杂区5经过P型掺杂区4中的反型沟道，注
入N‑漂移区3，并到达金属化漏极1形成正向电流，SGT器件导通。
[0030] (2)器件的反向阻断
[0031] 本发明所提供的具有氮化硅阻挡层的SGT器件，其反向阻断时的电极连接方式为：控制栅电极7和金属化源极11短接且接零电位，金属化漏极1接正电位。
[0032] 由于零偏压时P型掺杂区4中没有反型层沟道，多子电子的导电通路被夹断。增大反向电压时，耗尽层边界将向靠近金属化漏极1一侧的N‑漂移区3扩展以承受反向电压。与
普通的槽栅VDMOS相比，在N‑漂移区3掺杂浓度相同的情况下，由于屏蔽栅电极10的存在，
SGT的N‑漂移区3内可以实现电荷平衡，形成横向电场，漂移区电场得到改善。在击穿电压相
同时，SGT的导通电阻更小，且栅漏电流更小。
[0033] SGT雪崩击穿不稳定时发生的界面去钝化反应为： 去钝化生成的氢向屏蔽栅电极10扩散，随着反应的进行，界面的氢浓度增大，部分氢会重新与悬挂键形
成硅氢键即发生逆向反应，反应达到平衡。氮化硅阻挡层9对氢的阻挡作用比二氧化硅大，
可阻挡氢向屏蔽栅电极10扩散，提高界面的氢的浓度，促进逆向反应，抑制SGT雪崩击穿不
稳定性。
[0034] 本发明的有益效果是：本发明所提供的一种具有氮化硅阻挡层的SGT器件，具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不
稳定的可靠性问题。
附图说明
[0035] 图1为本发明实施例的一种具有氮化硅阻挡层的SGT器件的结构示意图；
[0036] 图2‑1至图2‑12为本发明实施例的一种具有氮化硅阻挡层的SGT器件的制备方法的结构示意图。
[0037] 1为金属化漏极，2为N+衬底，3为N‑漂移区，4为P型掺杂区，5为N+重掺杂区，6为P+重掺杂区，7为控制栅电极，8为氧化层，9为氮化硅阻挡层，10为屏蔽栅电极，11为金属化源
极。
具体实施方式
[0038] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。
[0039] 实施例
[0040] 一种具有氮化硅阻挡层的SGT器件，其特征在于：包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N‑漂移区3和金属化源极11；
[0041] 所述N‑漂移区3中具有沟槽栅结构、P型掺杂区4、P+重掺杂区6和N+重掺杂区5；
[0042] 所述沟槽栅结构包括氧化层8、位于氧化层8内部的控制栅电极7及氮化硅阻挡层9和屏蔽栅电极10，氮化硅阻挡层9和屏蔽栅电极10位于控制栅电极7下方，控制栅电极7和屏
蔽栅电极10不接触，氮化硅阻挡层9为U形，氮化硅阻挡层9位于屏蔽栅电极10左右两侧和底
部的氧化层8中；
[0043] P型掺杂区4位于所述沟槽栅结构两侧的N‑漂移区3的顶层，P+重掺杂区6和N+重掺杂区5并排位于所述P型掺杂区4的顶层，所述P型掺杂区4、N+重掺杂区5靠近控制栅电极7的
侧面都与所述氧化层8接触；P型掺杂区4的垂直深度不超过控制栅电极7的深度；P+重掺杂
区6和N+重掺杂区5的上表面都和金属化源极11接触，金属化源极11和控制栅电极7通过所
述氧化层8相隔离；屏蔽栅电极10和金属化源极11短接；
[0044] 当器件正向导通时，控制栅电极7接正电位，金属化漏极1接正电位，金属化源极11接零电位；当器件反向阻断时，控制栅电极7和金属化源极11短接且接零电位，金属化漏极1
接正电位。
[0045] 所述氧化层8为二氧化硅，或者为二氧化硅和氮化硅的复合材料。
[0046] 所述控制栅电极7和屏蔽栅电极10为多晶硅。
[0047] 器件所使用的半导体材料为体硅、或碳化硅、或砷化镓或锗硅。
[0048] 本实施例还提供一种具有氮化硅阻挡层的SGT器件的制备方法，包括如下步骤：
[0049] (1)单晶硅准备及外延生长：如图2‑1，采用重掺杂单晶硅N+衬底2，晶向为<100>，‑
采用气相外延VPE等方法生长N漂移区3；
[0050] (2)刻槽：如图2‑2，淀积硬掩膜如氮化硅作为后续挖槽的阻挡层，利用光刻板进行槽刻蚀，刻蚀出槽栅区；具体刻蚀工艺可以使用反应离子刻蚀或等离子刻蚀。
[0051] (3)二氧化硅的填充：如图2‑3，去掉硬掩膜，在槽内生长氧化层8；
[0052] (4)氮化硅的淀积：如图2‑4，采用淀积工艺，在氧化层8上形成氮化硅阻挡层9；
[0053] (5)二氧化硅的淀积：如图2‑5，采用淀积工艺，在氮化硅阻挡层9上形成氧化层8；
[0054] (6)多晶硅的淀积与刻蚀：如图2‑6，淀积屏蔽栅电极10；利用光刻板刻掉氧化层8、氮化硅阻挡层9和屏蔽栅电极10的上半部分；
[0055] (7)二氧化硅的淀积：如图2‑7，采用淀积工艺，在槽栅底部形成氧化层8；
[0056] (8)热氧化层生长：如图2‑8，对槽栅区进行氧化层热生长，形成侧壁栅氧化层8；
[0057] (9)多晶硅的淀积与刻蚀：如图2‑9，淀积控制栅电极7，多晶硅的厚度要保证能够填满槽型区域；利用光刻板对控制栅电极7刻蚀，并在控制栅电极7上方淀积二氧化硅，刻蚀
表面二氧化硅；
[0058] (10)离子注入：如图2‑10，P型掺杂区4硼注入，P型掺杂区4的垂直深度不超过控制栅电极7的深度；
[0059] (11)离子注入：如图2‑11，N型重掺杂区砷注入，形成N+重掺杂区5；P型重掺杂区硼+
注入，形成P重掺杂区6；
[0060] (12)金属化：如图2‑12，正面金属化，金属刻蚀，背面金属化，钝化。
[0061] 采用本发明所提供的具有氮化硅阻挡层的SGT器件，具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题。
[0062] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成
的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
