读取电路及非易失性存储器

摘要

本发明提供了一种非易失性存储单元的读取电路，包括用于与存储单元连接的位线，与所述位线连接的读出电路，以从所述存储单元读取数据，与所述读出电路连接的感测电路，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消除漏电流的影响，提高了读取数据的可靠性。本发明还提供了一种应用非易失性存储单元的读取电路的非易失性存储器。

权利要求

1.一种非易失性存储单元的读取电路，其特征在于，包括：位线，用于与存储单元连接；

读出电路，与所述位线连接，以从所述存储单元读取数据，所述读出电路包括选择电流镜电路，所述选择电流镜电路包括第一PMOS管、第二PMOS管、第一开关和第二开关，所述第一PMOS管的源极和所述第二PMOS管的源极接电源电压，所述第一PMOS管的漏极与所述第一开关的一端连接，所述第一PMOS管的栅极与所述第二PMOS管的栅极、所述第一开关的另一端和所述第二开关的一端连接，所述第二PMOS管的漏极与所述第二开关的另一端连接；以及

感测电路，与所述读出电路连接，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消除漏电流的影响，所述感测电路包括第三PMOS管、第三开关、第四开关、第一NMOS管、第五开关和电容，所述第三PMOS管的源极接电源电压，所述第三PMOS管的栅极与所述第二PMOS管的栅极连接，所述第三PMOS管的漏极与所述第三开关的一端连接，所述第三开关的另一端与所述第四开关的一端连接，所述第四开关的另一端与所述第二开关的另一端连接，所述第一NMOS管的漏极与所述第五开关的一端和所述第三开关的另一端连接，所述第一NMOS管的栅极与所述第五开关的另一端和所述电容的一端连接，所述第一NMOS管的源极和所述电容的另一端接地。

2.根据权利要求1所述的非易失性存储单元的读取电路，其特征在于，所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开关均为CMOS传输门。

3.根据权利要求1所述的非易失性存储单元的读取电路，其特征在于，所述第三PMOS管的宽长比等于所述第二PMOS管的宽长比。

4.根据权利要求2所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括电流源电路，所述电流源电路的一端与所述第二PMOS管的漏极连接，所述电流源电路的另一端接地。

5.根据权利要求4所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括比较电路，所述比较电路包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一PMOS管的漏极连接，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端用于输出读取结果。

6.根据权利要求4所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括比较电路，所述比较电路包括比较器，所述比较器的负输入端与所述第一PMOS管的漏极连接，所述比较器的正输入端用于连接参考电压。

7.根据权利要求5或6所述的非易失性存储单元的读取电路，其特征在于，还包括开关驱动单元，所述开关驱动单元与所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开关连接，以向所述第一开关发送第一驱动信号，向所述第二开关发送第二驱动信号，向所述第三开关和所述第五开关发送第三驱动信号，向所述第四开关发送第四驱动信号，所述第一驱动信号、所述第二驱动信号、所述第三驱动信号和所述第四驱动信号为高电平信号或低电平信号。

8.根据权利要求7所述的非易失性存储单元的读取电路，其特征在于，所述开关驱动单元向所述第一开关发送的第一驱动信号为高电平，所述开关驱动单元向所述第二开关发送的第二驱动信号为低电平，所述开关驱动单元向所述第四开关发送的第四驱动信号为低电平，以使所述第一开关闭合，所述第二开关和所述第四开关断开，所述非易失性存储单元的读取电路进入感测阶段，然后所述开关驱动单元向所述第三开关和所述第五开关发送的第三驱动信号为高电平，以使所述第三开关和所述第五开关闭合，所述第一PMOS管和所述第三PMOS管构成电流镜，在所述存储单元未被选中时，流经所述第三PMOS管的第三电流镜像流过所述第一PMOS管的第一电流，其中，流经所述第一PMOS管的第一电流等于所述存储单元中的漏电流，流经所述第一NMOS管的第四电流等于流经所述第三PMOS管的第三电流，以在所述第一NMOS管的栅极上感应出感测电压。

9.根据权利要求8所述的非易失性存储单元的读取电路，其特征在于，所述开关驱动单元向所述第三开关和所述第五开关发送的第三驱动信号为低电平，以使所述第三开关和所述第五开关断开，然后所述存储单元被选中，同时所述开关驱动单元向所述第一开关发送的第一驱动信号为低电平，所述开关驱动单元向所述第二开关发送的第二驱动信号为高电平，所述开关驱动单元向所述第四开关发送的第四驱动信号为高电平，以使所述第一开关断开，所述第二开关和所述第四开关闭合，所述非易失性存储单元的读取电路进入读取阶段，所述第一PMOS管和所述第二PMOS管构成电流镜，流经所述第一PMOS管的第五电流镜像流经所述第二PMOS管的第二电流，其中，流经所述第二PMOS管的第二电流等于流经所述第一NMOS管的第四电流与流经所述电流源电路的参考电流之和，流经所述位线的第六电流为流经所述存储单元的晶体管电流与漏电流之和，所述比较电路比较流经所述第一PMOS管的第五电流和流经所述位线的第六电流，以消除所述存储单元中漏电流的影响。

10.根据权利要求1所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的栅极用于接收预充电信号，所述第四PMOS管的漏极与所述第一PMOS管的漏极连接。

11.根据权利要求1所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括选择管电路，所述选择管电路包括第二NMOS管和第三NMOS管，所述第二NMOS管的漏极与所述第一PMOS管的漏极连接，所述第二NMOS管的源极与所述第三NMOS管的漏极连接，所述第二NMOS管的栅极用于接第一选通信号，所述第三NMOS管的栅极用于接第二选通信号。

12.一种非易失性存储器，其特征在于，包括：至少一个存储单元；以及

至少一个如权利要求1 11任一项所述的非易失性存储单元的读取电路，与所述存储单~

元一一对应连接。

说明书

读取电路及非易失性存储器

技术领域

[0001] 本发明涉及存储器技术领域，尤其涉及一种读取电路及非易失性存储器。

背景技术

[0002] 读取带电可擦可编程只读存储器（Electrically Erasable Programmable read only memory，EEPROM）的控制栅晶体管的内容时，在选中的控制栅晶体管上施加合适的检
测电压，并在相应的位线上施加一定的电压，如果是编程操作后的EEPROM，阈值电压小于检
测电压，控制栅晶体管导通，在位线上感应出电流，如果是擦除操作后的EEPROM，阈值电压
大于检测电压，控制栅晶体管截止，位线上无电流流过。

[0003] 图1为现有技术中的EEPROM的电路示意图。参照图1，位线电连接读取电路，读取电路内产生参考电流Iref与流经控制栅晶体管的电流Icell比较，当Iref>Icell时，读取电路输出
“1”，EEPROM读出数据“1”，当Iref

[0004] 在EEPROM的存储阵列中，每一行相同位置的存储单元都会并联至同一位线，由字线选中所需的存储单元。正常情况下，未选中的字线接地，存储单元都处于截止状态，不产
生电流，不会对当前正在读取的存储单元产生影响。如果出现高温，或编程后的阈值电压低
于预期值，未选中的控制栅晶体管中有可能会产生微弱的漏电流Ileakage，而由于同一位线
上并联了较多的存储单元，考虑最差的情况，漏电流Ileakage总和有可能接近正常编程后的
控制栅晶体管能产生的电流Icell。产生的漏电流Ileakage会成为流过位线上的电流的一部分，
现有的读取电路无法区分被比较的电流是由编程后的控制栅晶体管产生的电流Icell还是
漏电流Ileakage，当漏电流Ileakage接近或大于正常编程后控制栅晶体管产生的电流时Icell，读
取电路会把“1”误读成“0”，读取数据的可靠性较低。

[0005] 公开号为US8750022B2的美国发明专利公开了半导体存储器件和半导体器件，作为包含在存储单元中的晶体管，特别地，作为与反熔丝电连接的晶体管，在沟道形成区域中
使用能够充分降低关断电流的材料的晶体管，从而能够缩短预充电周期并确保足够的读取
周期，另外，作为读出电路中的晶体管，特别是，包括在预充电电路中并位于预充电电路和
输出信号线之间的晶体管，在沟道形成区域中使用能够充分降低关断电流的材料的晶体
管，从而能够防止由于漏电流引起的错误数据读取等。该申请技术方案虽然可以在一定程
度上避免漏电点，但是是从晶体管的工艺角度出发考虑难度较大。

[0006] 因此，有必要提供一种新型的读取电路及非易失性存储器以解决现有技术中存在的上述问题。

发明内容

[0007] 本发明的目的在于提供一种读取电路及非易失性存储器，提高了读取数据的可靠性。

[0008] 为实现上述目的，本发明的所述非易失性存储单元的读取电路，包括：

[0009] 位线，用于与存储单元连接；

[0010] 读出电路，与所述位线连接，以从所述存储单元读取数据；

[0011] 感测电路，与所述读出电路连接，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消除漏电流的影响。

[0012] 所述非易失性存储单元的读取电路的有益效果在于：感测电路与所述读出电路连接，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消
除漏电流的影响，提高了读取数据的可靠性。

[0013] 优选地，所述读出电路包括选择电流镜电路，所述选择电流镜电路包括第一PMOS管、第二PMOS管、第一开关和第二开关，所述第一PMOS管的源极和所述第二PMOS管的源极接
电源电压，所述第一PMOS管的漏极与所述第一开关的一端连接，所述第一PMOS管的栅极与
所述第二PMOS管的栅极、所述第一开关的另一端和所述第二开关的一端连接，所述第二
PMOS管的漏极与所述第二开关的另一端连接。其有益效果在于：便于构建不同的电流镜。

[0014] 进一步优选地，所述感测电路包括第三PMOS管、第三开关和第四开关，所述第三PMOS管的源极接电源电压，所述第三PMOS管的栅极与所述第二PMOS管的栅极连接，所述第
三PMOS管的漏极与所述第三开关的一端连接，所述第三开关的另一端与所述第四开关的一
端连接，所述第四开关的另一端与所述第二开关的另一端连接。其有益效果在于：便于构建
不同的电流镜，以镜像存储单元内的漏电流。

[0015] 进一步优选地，所述感测电路还包括第一NMOS管、第五开关和电容，所述第一NMOS管的漏极与所述第五开关的一端和所述第三开关的另一端连接，所述第一NMOS管的栅极与
所述第五开关的另一端和所述电容的一端连接，所述第一NMOS管的源极和所述电容的另一
端接地。其有益效果在于：便于维持镜像的漏电流，以将镜像的漏电流叠加到参考电流上。

[0016] 进一步优选地，所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开关均为CMOS传输门。其有益效果在于：便于通过高电平和低电平实现通断，以简化
电路。

[0017] 进一步优选地，所述第三PMOS管的宽长比等于所述第二PMOS管的宽长比。

[0018] 进一步优选地，所述读出电路还包括电流源电路，所述电流源电路的一端与所述第二PMOS管的漏极连接，所述电流源电路的另一端接地。

[0019] 进一步优选地，所述读出电路还包括比较电路，所述比较电路包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一PMOS管的漏极连接，所述第一反相器的
输出端与所述第二反相器的输入端连接，所述第二反相器的输出端用于输出读取结果。

[0020] 进一步优选地，所述读出电路还包括比较电路，所述比较电路包括比较器，所述比较器的负输入端与所述第一PMOS管的漏极连接，所述比较器的正输入端用于连接参考电
压。

[0021] 进一步优选地，所述的非易失性存储单元的读取电路还包括开关驱动单元，所述开关驱动单元与所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开
关连接，以向所述第一开关发送第一驱动信号，向所述第二开关发送第二驱动信号，向所述
第三开关和所述第五开关发送第三驱动信号，向所述第四开关发送第四驱动信号，所述第
一驱动信号、所述第二驱动信号、所述第三驱动信号和所述第四驱动信号均为高电平信号
或低电平信号。

[0022] 进一步优选地，所述开关驱动单元向所述第一开关发送的第一驱动信号为高电平，所述开关驱动单元向所述第二开关发送的第二驱动信号为低电平，所述开关驱动单元
向所述第四开关发送的第四驱动信号为低电平，以使所述第一开关闭合，所述第二开关和
所述第四开关断开，所述非易失性存储单元的读取电路进入感测阶段，然后所述开关驱动
单元向所述第三开关和所述第五开关发送的第三驱动信号为高电平，以使所述第三开关和
所述第五开关闭合，所述第一PMOS管和所述第三PMOS管构成电流镜，在所述存储单元未被
选中时，流经所述第三PMOS管的第三电流镜像流过所述第一PMOS管的第一电流，其中，流经
所述第一PMOS管的第一电流等于所述存储单元中的漏电流，流经所述第一NMOS管的第四电
流等于流经所述第三PMOS管的第三电流，以在所述第一NMOS管的栅极上感应出感测电压。

[0023] 进一步优选地，所述开关驱动单元向所述第三开关和所述第五开关发送的第三驱动信号为低电平，以使所述第三开关和所述第五开关断开，然后所述存储单元被选中，同时
所述开关驱动单元向所述第一开关发送的第一驱动信号为低电平，所述开关驱动单元向所
述第二开关发送的第二驱动信号为高电平，所述开关驱动单元向所述第四开关发送的第四
驱动信号为高电平，以使所述第一开关断开，所述第二开关和所述第四开关闭合，所述非易
失性存储单元的读取电路进入读取阶段，所述第一PMOS管和所述第二PMOS管构成电流镜，
流经所述第一PMOS管的第五电流镜像流经所述第二PMOS管的第二电流，其中，流经所述第
二PMOS管的第二电流等于流经所述第一NMOS管的第四电流与流经所述电流源电路的参考
电流之和，流经所述位线的第六电流为流经所述存储单元的晶体管电流与漏电流之和，所
述比较电路比较流经所述第一PMOS管的第五电流和流经所述位线的第六电流，以消除所述
存储单元中漏电流的影响。

[0024] 进一步优选地，所述读出电路还包括第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的栅极用于接收预充电信号，所述第四PMOS管的漏极与所述第一
PMOS管的漏极连接。

[0025] 进一步优选地，所述读出电路还包括选择管电路，所述选择管电路包括第二NMOS管和第三NMOS管，所述第二NMOS管的漏极与所述第一PMOS管的漏极连接，所述第二NMOS管
的源极与所述第三NMOS管的漏极连接，所述第二NMOS管的栅极用于接第一选通信号，所述
第三NMOS管的栅极用于接第二选通信号。

[0026] 本发明还提供了一种非易失性存储器，其特征在于，包括：

[0027] 至少一个存储单元；以及

[0028] 至少一个如权利要求1 10任一项所述的非易失性存储单元的读取电路，与所述存~
储单元一一对应连接。

[0029] 所述非易失性存储器的有益效果与所述非易失性存储单元的读取电路相同，在此不再赘述。

附图说明

[0030] 图1为现有技术中一种EEPROM的电路示意图；

[0031] 图2为本发明一些实施例中非易失性存储器的电路示意图；

[0032] 图3为本发明一些实施例中非易失性存储器的时序图；

[0033] 图4为本发明一些实施例中检测节点的电平变化时序图；

[0034] 图5为本发明另一些实施例中检测节点的电平变化时序图；

[0035] 图6为本发明又一些实施例中检测节点的电平变化时序图；

[0036] 图7为本发明再一些实施例中检测节点的电平变化时序图。

具体实施方式

[0037] 为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实
施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造
性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使
用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常
意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该
词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

[0038] 针对现有技术存在的问题，本发明的实施例提供了一种非易失性存储器，包括至少一个存储单元和至少一个非易失性存储单元的读取电路，所述非易失性存储单元的读取
电路与所述存储单元一一对应连接。

[0039] 一些实施例中，所述非易失性存储单元的读取电路包括位线、读出电路和感测电路，所述位线用于与存储单元连接；所述读出电路与所述位线连接，以从所述存储单元读取
数据；所述感测电路与所述读出电路连接，用于将所述存储单元的漏电流和所述读出电路
的参考电流叠加作为新参考电流，以消除漏电流的影响。

[0040] 图2为本发明一些实施例中非易失性存储器的电路示意图。所述非易失性存储器10包括一个存储单元101和一个所述非易失性存储单元的读取电路102。

[0041] 一些实施例中，参照图2，所述非易失性存储单元的读取电路102包括位线1021、读出电路1022和感测电路1023，所述读出电路1022通过位线1021与所述存储单元101连接，所
述读出电路1022还与所述感测电路1023连接。

[0042] 一些实施例中，参照图2，所述读出电路1022包括选择电流镜电路10221、电流源电路10222、选择管电路10223、比较电路10224和预充电电路10225。

[0043] 一些实施例中，参照图2，所述选择电流镜电路10221包括第一PMOS管102211、第二PMOS管102212、第一开关102213和第二开关102214，所述第一PMOS管102211的源极和所述
第二PMOS管102212的源极接电源电压，所述第一PMOS管102211的漏极与所述第一开关
102213的一端连接，所述第一PMOS管102211的栅极与所述第二PMOS管102212的栅极、所述
第一开关102213的另一端和所述第二开关102214的一端连接，所述第二PMOS管102212的漏
极与所述第二开关102214的另一端连接，所述第一开关102213和所述第二开关102214均为
CMOS传输门。

[0044] 一些实施例中，参照图2，所述电流源电路10222的一端与所述第二PMOS管102212的漏极连接，所述电流源电路10222的另一端接地，所述电流源电路10222的具体电路为本
领域的公知技术，在此不再详细赘述。

[0045] 一些实施例中，参照图2，所述选择管电路10223包括第二NMOS管102231和第三NMOS管102232，所述第二NMOS管102231的漏极与所述第一PMOS管102232的漏极连接，所述
第二NMOS管102231的源极与所述第三NMOS管10232的漏极连接，所述第二NMOS管102231的
栅极用于接第一选通信号，所述第三NMOS管102232的栅极用于接第二选通信号。

[0046] 一些实施例中，参照图2，所述比较电路10224包括第一反相器102241和第二反相器102242，所述第一反相器102241的输入端与所述第一PMOS管102211的漏极连接，所述第
一反相器102241的输出端与所述第二反相器102242的输入端连接，所述第二反相器102242
的输出端用于输出读取结果。

[0047] 一些实施例中，所述比较电路包括比较器，所述比较器的负输入端与所述第一PMOS管的漏极连接，所述比较器的正输入端用于连接参考电压。

[0048] 一些实施例中，参照图2，所述预充电电路10225包括第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的栅极用于接收预充电信号，所述第四PMOS管的漏极
与所述第一PMOS管102211的漏极连接。

[0049] 一些实施例中，参照图2，所述第一PMOS管102211的漏极通过第一连接线与所述第二NMOS管102231的漏极连接，所述第一开关102213的一端连接于所述第一连接线103上的
第一节点1031，所述第一反相器102241的输入端与第二连接线104的一端连接，所述第二连
接线104的另一端连接于所述第一连接线103的检测节点1032，所述第四PMOS管的漏极连接
于所述第二连接线104上的第二节点1041，所述第一节点1031位于所述检测节点1032和所
述第一PMOS管102211之间。

[0050] 一些实施例中，参照图2，所述存储单元101包括n个控制栅晶体管1011，n个所述控制栅晶体管1011的漏极均与位线连接，n个所述控制栅晶体管1011的源极均接地，n个所述
控制栅晶体管1011的栅极通过相应的字线与行解码器（图中未标示）连接。

[0051] 一些实施例中，参照图2，所述感测电路1023包括第三PMOS管10231、第一NMOS管10232、第三开关10233、第四开关10234、第五开关10235和电容10236，所述第三PMOS管
10231的源极接电源电压，所述第三PMOS管10231的栅极与所述第二PMOS管102212的栅极连
接，所述第三PMOS管10231的漏极与所述第三开关10233的一端连接，所述第三开关10233的
另一端与所述第四开关10234的一端连接，所述第四开关10234的另一端与所述第二开关
102214的另一端连接，所述第一NMOS管10232的漏极与所述第五开关10235的一端和所述第
三开关10233的另一端连接，所述第一NMOS管10232的栅极与所述第五开关10235的另一端
和所述电容10236的一端连接，所述第一NMOS管10232的源极和所述电容10236的另一端接
地，所述第三开关10233、所述第四开关10234和所述第五开关10235为CMOS传输门，所述第
三PMOS管10231宽长比等于所述第二PMOS管102212的宽长比，所述第三PMOS管10231的宽长
比是所述第一PMOS管102211的宽长比的K倍，所述K为大于0的自然数。

[0052] 一些实施例中，参照图2，所述第二PMOS管102212的漏极通过第三连接线105与所述电流源电路10222的一端连接，所述第二开关102214的另一端与所述第三连接线105上的
第三节点1051连接，所述第四开关10234的另一端与所述第三连接线105上的第四节点1052
连接，所述第四节点1052位于所述第三节点1051和所述电流源电路10222之间。

[0053] 一些实施例中，所述非易失性存储器还包括开关驱动单元，所述开关驱动单元与所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开关连接，以向所
述第一开关发送第一驱动信号，向所述第二开关发送第二驱动信号，向所述第三开关和所
述第五开关发送第三驱动信号，向所述第四开关发送第四驱动信号，所述第一驱动信号、所
述第二驱动信号、所述第三驱动信号和所述第四驱动信号均为高电平信号或低电平信号，
且所述第一驱动信号和所述第二驱动信号为一对对称时钟，所述第三驱动信号和所述第四
驱动信号为一对非对称时钟。

[0054] 一些实施例中，所述非易失性存储器包括预充电阶段、感测阶段、读取阶段和数据输出阶段。

[0055] 一些实施例中，所述开关驱动单元向所述第一开关发送高电平的第一驱动信号，所述开关驱动单元向所述第二开关发送低电平的第二驱动信号，所述开关驱动单元向所述
第四开关发送低电平的第四驱动信号，以使所述第一开关闭合，所述第二开关和所述第四
开关断开，所述非易失性存储单元的读取电路进入感测阶段，然后所述开关驱动单元向所
述第三开关和所述第五开关发送高电平的第三驱动信号，以使所述第三开关和所述第五开
关闭合，所述第一PMOS管和所述第三PMOS管构成电流镜，在所述存储单元未被选中时，流经
所述第三PMOS管的第三电流镜像流过所述第一PMOS管的第一电流，其中，流经所述第一
PMOS管的第一电流等于所述存储单元中的漏电流，流经所述第一NMOS管的第四电流等于流
经所述第三PMOS管的第三电流，以在所述第一NMOS管的栅极上感应出感测电压。

[0056] 一些实施例中，所述开关驱动单元向所述第三开关和所述第五开关发送低电平的第三驱动信号，以使所述第三开关和所述第五开关断开，然后所述存储单元被选中，同时所
述开关驱动单元向所述第一开关发送低电平的第一驱动信号，所述开关驱动单元向所述第
二开关发送高电平的第二驱动信号，所述开关驱动单元向所述第四开关发送高电平的第四
驱动信号，以使所述第一开关断开，所述第二开关和所述第四开关闭合，所述非易失性存储
单元的读取电路进入读取阶段，所述第一PMOS管和所述第二PMOS管构成电流镜，流经所述
第一PMOS管的第五电流镜像流经所述第二PMOS管的第二电流，其中，流经所述第二PMOS管
的第二电流等于流经所述第一NMOS管的第四电流与流经所述电流源电路的参考电流之和，
流经所述位线的第六电流为流经所述存储单元的晶体管电流与漏电流之和，所述比较电路
比较流经所述第一PMOS管的第五电流和流经所述位线的第六电流，消除了所述存储单元中
漏电流的影响。其中，任一所述控制栅晶体管被字线选中即为所述控制单元选中，所述控制
栅晶体管均未被字线选中即为所述控制单元未被选中，所述非易失性存储单元的读取电路
进入感测阶段即所述非易失性存储器进入感测阶段，所述非易失性存储单元的读取电路进
入读取阶段即所述非易失性存储器进入读取阶段。

[0057] 图3为本发明一些实施例中非易失性存储器的时序图。参照图3，图3中包括时钟信号CLK、预充电信号PRCHG、字线信号WL、第一驱动信号EN、第二驱动信号ENB、第三驱动信号
φ1和第四驱动信号φ2，第三驱动信号φ1和第四驱动信号φ2是一对非对称时钟，以避免
所述感测电路和所述电流源电路之间的相互干扰。

[0058] 一些实施例中，参照图2和图3，初始时，时钟信号CLK处于低电平，预充电信号PRCHG处于高电平，字线信号WL处于低电平，第一驱动信号EN处于低电平，第二驱动信号ENB
处于高电平，第三驱动信号φ1处于低电平，第四驱动信号φ2处于高电平。

[0059] 一些实施例中，参照图2和图3，时钟信号CLK由低电平变为高电平，同时预充电信号PRCHG由高电平变为低电平，所述非易失性存储器10进入预充电阶段，所述第四PMOS管打
开，即所述预充电电路10225打开，初始化所述位线1021，所述检测节点1032即检测节点被
上拉至电源电压。

[0060] 一些实施例中，参照图2和图3，预充电信号PRCHG由低电平变为高电平，同时第一驱动信号EN由低电平变为高电平，第二驱动信号ENB由高电平变为低电平，第四驱动信号φ
2由高电平变为低电平，所述第一开关102213闭合，所述第二开关102214和所述第四开关
10234断开，所述非易失性存储器10进入感测阶段，然后第三驱动信号φ1由低电平变为高
电平，所述第三开关10233和所述第五开关10235闭合，所述第一PMOS管102211和所述第三
PMOS管10231构成电流镜。

[0061] 一些实施例中，参照图2和图3，所述非易失性存储器10处于感测阶段，所有字线均未被选中，如果所述位线1021上有电流，说明所述存储单元101中有漏电流，所述检测节点
1032电压下降，流经所述第一PMOS管的第一电流等于所述漏电流，流经所述第三PMOS管
10231的第三电流镜像流过所述第一PMOS管102211的第一电流，即所述第三电流是所述第
一电流的K倍，流经所述第一NMOS管10232的第四电流等于所述第三电流，并在所述第一
NMOS管10232的栅极上感应出感测电压，所述第一NMOS管工作在饱和区，通过漏极电流计算
公式 可以计算出感测电压的大小，其中，Isense为流经所述
第一NMOS管10232的第四电流， 为所述第一NMOS管宽长比，μ为所述第一NMOS管1032的晶
体管迁移率，  为所述第一NMOS管1032的栅极单位面积电容，Vsense为所述感测电压，Vth
为所述第一NMOS管的阈值电压。

[0062] 如果所述位线1021上没有电流，说明所述存储单元101中没有漏电流，所述检测节点1032维持电源电压，无电流流经所述第三PMOS管10231，所述第三PMOS管10231处于截止
状态。

[0063] 一些实施例中，所述漏电流为Ileakage，所述第四电流为Isense，Isense=K×Ileakage。

[0064] 一些实施例中，参照图2和图3，所述第三驱动信号φ1由高电平变为低电平，所述第三开关10233和所述第五开关10235断开，然后任意字线被选中，被选中字线的字线信号
WL由低电平变为高电平，同时第一驱动信号EN由高电平变为低电平，第二驱动信号ENB由低
电平变为高电平，所述第四驱动信号φ2由低电平变为高电平，所述第一开关102213断开，
所述第二开关102214和所述第四开关10234闭合，所述非易失性存储器10进入读取阶段，所
述第一PMOS管102211和所述第二PMOS管102212构成电流镜。

[0065] 一些实施例中，参照图2和图3，所述非易失性存储器10处于读取阶段，所述电容10236维持所述感测电压，使所述第一NMOS管仍然偏置在饱和区，使流经所述第一NMOS管的
电流维持第四电流的大小，流经所述第二PMOS管102212的第二电流等效为所述第四电流和
流经所述电流源电路10222的参考电流之和，流经所述第一PMOS管的第五电流镜像流经所
述第二PMOS管102212的第二电流，即所述第五电流为所述第二电流的1/K，所述位线1021上
的第六电流为流经所述控制栅晶体管1011的晶体管电流与所述漏电流之和，当所述第五电
流大于所述第六电流，则所述读取电路102输出数据“1”，即所述第二反相器102242输出数
据“1”，当所述第五电流小于所述第六电流，则所述读出电路102输出数据“0”，即所述第二
反相器102242输出数据“0”。

[0066] 一些实施例中，所述参考电流为Iref，所述第五电流为Imp1，所述第六电流为I，所述晶体管电流为Icell，Imp1=1/K×（Isense+Iref），I=Icell+Ileakage，当Imp1>I，即1/K×（Isense+Iref）>
Icell+Ileakage时，所述读取电路102输出数据“1”。进一步，由于Isense=K×Ileakage，即1/K×Iref>
Icell时，所述读取电路102输出数据“1”，消除了所述漏电流的影响，保证了读取数据的准确
性。

[0067] 当Imp1述漏电流的影响，保证了读取数据的准确性。

[0068] 一些实施例中，参照图2和图3，时钟信号CLK由高电平变为低电平，所述非易失性存储器10进入数据输出阶段，所述比较电路10224根据所述检测节点1032上的电压，输出数
据“1”或输出数据“0”。数据输出阶段结束后，字线信号WL由高电平变为低电平。

[0069] 图4为本发明一些实施例中检测节点的电平变化时序图。参照图2和图4，所述存储单元101中无漏电流，且所述读取电路102输出数据“1”时，所述非易失性存储器10在预充电
阶段，所述检测节点1032由低电平变为高电平；所述非易失性存储器10在感测阶段，所述检
测节点1032维持高电平；所述非易失性存储器10在读取阶段，所述检测节点1032维持高电
平；所述非易失性存储器10在数据输出阶段，所述检测节点1032维持高电平，能够保证数据
“1”的准确读取。

[0070] 图5为本发明另一些实施例中检测节点的电平变化时序图。参照图2和图5，所述存储单元101中无漏电流，且所述读取电路102输出数据“0”时，所述非易失性存储器10在预充
电阶段，所述检测节点1032由低电平变为高电平，然后维持一定时间的高电平；所述非易失
性存储器10在感测阶段，所述检测节点1032维持高电平；所述非易失性存储器10在读取阶
段，所述检测节点1032由高电平变为低电平，然后维持一定时间的低电平；所述非易失性存
储器10在数据输出阶段，所述检测节点1032维持低电平，能够保证数据“0”的准确读取。

[0071] 图6为本发明又一些实施例中检测节点的电平变化时序图。参照图2和图6，所述存储单元101中有漏电流，且所述读取电路102输出数据“1”时，所述非易失性存储器10在预充
电阶段，所述检测节点1032由低电平变为高电平，然后维持一定时间的高电平；所述非易失
性存储器10在感测阶段，所述检测节点1032先维持一定时间的高电平，然后电平降低至高
电平和低电平之间，并维持一定的时间；所述非易失性存储器10在读取阶段，所述检测节点
1032先将电平维持在高电平和低电平之间，然后将电平变为高电平，并维持一定时间的高
电平；所述非易失性存储器10在数据输出阶段，所述检测节点1032维持高电平，能够保证数
据“1”的准确读取。

[0072] 图7为本发明再一些实施例中检测节点的电平变化时序图。参照图2和图7，所述存储单元101中有漏电流，且所述读取电路102输出数据“0”时，所述非易失性存储器10在预充
电阶段，所述检测节点1032由低电平变为高电平，然后维持一定时间的高电平；所述非易失
性存储器10在感测阶段，所述检测节点1032先维持一定时间的高电平，然后电平降低至高
电平和低电平之间，并维持一定的时间；所述非易失性存储器10在读取阶段，所述检测节点
1032先将电平维持在高电平和低电平之间，然后将电平变为低电平，并维持一定时间的低
电平；所述非易失性存储器10在数据输出阶段，所述检测节点1032维持低电平，能够保证数
据“0”的准确读取。

[0073] 虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都
属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的
实施方式，并且可通过多种方式实施或实现。