串并转换电路、方法及串行解串器转让专利
申请号 : CN202110611491.3
文献号 : CN113258921B
文献日 : 2021-10-01
发明人 : 马艳
申请人 : 牛芯半导体(深圳)有限公司
摘要 :
权利要求 :
1.一种串并转换电路,其特征在于,包括:时钟模块,用于根据第一控制信号对输入时钟信号进行分频处理,以输出至少三个分频时钟信号;其中,所述分频时钟信号的频率小于所述输入时钟信号的频率;
数据转换模块,包括至少三个串联连接的数据转换单元,所述数据转换单元用于根据所述第一控制信号和所述分频时钟信号对输入数据进行串并转换,以得到输出数据;至少三个所述数据转换单元的输出数据具有不同的有效位宽;所述至少三个数据转换单元包括第一数据转换单元、第二数据转换单元和第三数据转换单元,所述第一数据转换单元为2位到4位转换器,所述第二数据转换单元为4位到10位转换器,所述第三数据转换单元为10位到20位转换器;所述有效位宽是指所述数据转换单元的输出数据中有效数据位的数量;
输出选择模块,用于根据第二控制信号选择所述第二数据转换单元的输出数据和所述第三数据转换单元的输出数据中的一个作为目标输出数据输出;当所述数据转换单元的输出数据的位宽小于所述目标输出数据的总位宽时,所述输出选择模块将所述数据转换单元的输出数据作为所述目标输出数据的高位数据,并将所述目标输出数据除所述高位数据之外的低位数据置零后输出;所述目标输出数据的总位宽为20位,所述目标输出数据的有效位宽为8位、10位、16位和20位中的一种。
2.根据权利要求1所述的串并转换电路,其特征在于,所述分频时钟信号与所述数据转换单元一一对应。
3.根据权利要求1所述的串并转换电路,其特征在于,所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号;
所述第一数据转换单元用于根据所述第一分频时钟信号对原始输入信号进行串并转换,以得到第一输出数据;
所述第二数据转换单元用于根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换,以得到第二输出数据;
所述第三数据转换单元用于根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换,以得到第三输出数据;
所述输出选择模块与所述第二数据转换单元和所述第三数据转换单元连接,所述输出选择模块根据所述第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据。
4.根据权利要求3所述的串并转换电路,其特征在于,所述第一数据转换单元还用于接收所述输入时钟信号,根据所述输入时钟信号对所述原始输入信号进行延迟处理,并根据所述第一分频时钟信号对延迟处理后的所述原始输入信号进行串并转换,以得到第一输出数据;
所述第二数据转换单元还用于接收所述第一分频时钟信号,根据所述第一分频时钟信号对所述第一输出数据进行延迟处理,并根据所述第二分频时钟信号对延迟处理后的所述第一输出数据进行串并转换,以得到第二输出数据;
所述第三数据转换单元还用于接收所述第二分频时钟信号,根据所述第二分频时钟信号对所述第二输出数据进行延迟处理,并根据所述第三分频时钟信号对延迟处理后的所述第二输出数据进行串并转换,以得到第三输出数据。
5.根据权利要求1所述的串并转换电路,其特征在于,所述至少三个数据转换单元的输出数据的总位宽为偶数且依次增大。
6.一种串并转换方法,其特征在于,包括:接收输入时钟信号和第一控制信号,并根据所述第一控制信号对所述输入时钟信号进行分频处理,以输出至少三个分频时钟信号;其中,所述分频时钟信号的频率小于所述输入时钟信号的频率;
根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换,以得到多个不同有效位宽的输出数据;所述多次串并转换包括2位到4位、4位到10位和10位到20位的串并转换;所述有效位宽是指所述输出数据中有效数据位的数量;
根据第二控制信号选择4位到10位串并转换的输出数据和10位到20位串并转换的输出数据中的一个作为目标输出数据输出;当选择的输出数据的位宽小于所述目标输出数据的总位宽时,将选择的输出数据作为所述目标输出数据的高位数据,并将所述目标输出数据除所述高位数据之外的低位数据置零后输出;所述目标输出数据的总位宽为20位,所述目标输出数据的有效位宽为8位、10位、16位和20位中的一种。
7.根据权利要求6所述的串并转换方法,其特征在于,所述至少三个分频时钟信号包括第一分频时钟信号、第二分频时钟信号和第三分频时钟信号;所述根据所述第一控制信号和所述分频时钟信号对输入数据进行多次串并转换,以得到多个不同位宽的输出数据,包括:
根据所述第一分频时钟信号对原始输入信号进行串并转换,以得到具有第一有效位宽的第一输出数据;
根据所述第一控制信号和所述第二分频时钟信号对所述第一输出数据进行串并转换,以得到具有第二有效位宽的第二输出数据;
根据所述第一控制信号和所述第三分频时钟信号对所述第二输出数据进行串并转换,以得到具有第三有效位宽的第三输出数据。
8.根据权利要求7所述的串并转换方法,其特征在于,所述根据第二控制信号选择多个不同有效位宽的输出数据中的一个作为目标输出数据输出,包括:根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据输出。
9.根据权利要求8所述的串并转换方法,其特征在于,所述根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据输出,包括:根据第二控制信号选择所述第二输出数据或所述第三输出数据作为目标输出数据;
当所述目标输出数据的有效位宽小于输出总位宽时,将所述目标输出数据不足输出总位宽的数据位置零后输出。
10.一种串行解串器,其特征在于,所述串行解串器包括权利要求1‑5任一项所述的串并转换电路。
说明书 :
串并转换电路、方法及串行解串器
技术领域
背景技术
换电路将数据进行并串转换以进行高速传输,然后再通过串并转换电路将数据进行串并转
换以恢复原来的数据。然而,相关技术的串并转换电路需要根据输出数据位宽进行有针对
性的设计,输出数据模式单一,当输出数据位宽变更时,串并转换电路的结构需要重新进行
设计,费时费力。
发明内容
至少三个所述数据转换单元的输出数据具有不同的有效位宽;
元、第二数据转换单元和第三数据转换单元;
标输出数据。
信号对延迟处理后的所述原始输入信号进行串并转换,以得到第一输出数据;
所述第一输出数据进行串并转换,以得到第二输出数据;
所述第二输出数据进行串并转换,以得到第三输出数据。
对输入数据进行多次串并转换,以得到多个不同位宽的输出数据,包括:
同时也方便后续数字电路的规划和设计,达到尽可能的节省资源,降低功耗。
附图说明
具体实施方式
描述将更加全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。附图
仅为本申请的示意性图解,并非一定是按比例绘制。图中相同的附图标记表示相同或类似
的部分,因而将省略对它们的重复描述。
分理解。然而,本领域技术人员将意识到,可以实践本申请的技术方案而省略所述特定细节
中的一个或更多,或者可以采用其它的电路、组元、步骤等。在其它情况下,不详细示出或描
述公知结构、电路、实现或者操作以避免喧宾夺主而使得本申请的各方面变得模糊。
块130,时钟模块110与数据转换模块120连接,数据转换模块120与输出选择模块130连接。
号做分频处理得到的时钟信号,分频时钟信号的频率小于输入时钟信号的频率。第一控制
信号则用于控制时钟模块110在对输入时钟信号做分频处理时的分频比。每个分频时钟信
号对应一种分频比,至少三个分频时钟信号的分频比互不相同且依次增加。
信号对输入该数据转换单元121的数据进行串并转换,以得到对应的输出数据。串并转换是
指将串行输入的数据转换为并行输出的数据。
所说位宽是指输出数据的总位宽,其不随第一控制信号和分频时钟信号的改变而改变。然
而,数据转换单元121在对输入数据进行串并转换时,当第一控制信号改变,数据转换单元
121输出数据的有效位宽将发生变化,有效位宽是指数据转换单元121的输出数据中有效数
据位的数量。有效位宽小于等于总位宽。数据转换单元121的输出数据中有效位宽对应的数
据才是有效数据。
输出数据的总位宽为4位),其后的数据转换单元121的输出数据的总位宽依次增加,如4位
到10位(记为4to10转换器,输出数据的总位宽为10位)、10位到20位(记为10to20转换器,输
出数据的总位宽为20位),或者4位到8位、8位到16位、16位到32位等等。
数据的输出,也即目标输出数据具有多种模式,用户可以根据实际需求进行选择,灵活性
高,同时也方便后续数字电路的规划和设计,达到尽可能的节省资源,降低功耗。
一分频处理、第二分频处理和第三分频处理,得到第一分频时钟信号clk4p、第二分频时钟
信号clk10p和第三分频时钟信号clk20p。其中,输入时钟信号clk2p表示时钟信号组<
clk2p,clk2n>,第一分频时钟信号clk4p表示时钟信号组
号clk10p表示时钟信号组
clk20p,clk20n>。第一分频处理为2分频处理,第一分频时钟信号clk4p为输入时钟信号
clk2p的2分频时钟信号。第二分频处理和第三分频处理根据第一控制信号div5的不同将有
所不同。
时钟信号clk2p的5分频时钟信号,第三分频时钟信号clk20p为输入时钟信号clk2p的10分
频时钟信号。当第一控制信号div5为低电平时,第二分频处理为4分频处理,第三分频处理
为8分频处理,则第二分频时钟信号clk10p为输入时钟信号clk2p的4分频时钟信号,第三分
频时钟信号clk20p为输入时钟信号clk2p的8分频时钟信号。
据转换单元进行串并转换时的采样时钟信号,其与数据转换单元一一对应,也即:第一数据
转换单元1211接收第一分频时钟信号clk4p,第二数据转换单元1212接收第二分频时钟信
号clk10p,第三数据转换单元1213接收第三分频时钟信号clk20p。原始输入数据data<1:0>
首先输入至第一数据转换单元1211,第一数据转换单元1211根据第一分频时钟信号clk4p
对原始输入数据data<1:0>进行串并转换,形成第一输出数据data4<3:0>;第一输出数据
data4<3:0>输入至第二数据转换单元1212,第二数据转换单元1212根据第二分频时钟信号
clk10p和第一控制信号div5对第一输出数据data4<3:0>进行串并转换,形成第二输出数据
data10<9:0>;第二输出数据data10<9:0>输入至第三数据转换单元1213,第三数据转换单
元1213根据第三分频时钟信号clk20p和第一控制信号div5对第二输出数据data10<9:0>进
行串并转换,形成第三输出数据data20<19:0>。
钟信号clk4p和第二分频时钟信号clk10p分别作为第一数据转换单元1211、第二数据转换
单元1212和第三数据转换单元1213的延迟时钟信号,也即:第一数据转换单元1211还接收
输入时钟信号clk2p,第二数据转换单元1212还接收第一分频时钟信号clk4p,第三数据转
换单元1213还接收第二分频时钟信号clk10p。
据data<1:0>进行串并转换,形成第一输出数据data4<3:0>;第二数据转换单元1212根据第
一分频时钟信号clk4p对第一输出数据data4<3:0>进行延迟处理,然后根据第二分频时钟
信号clk10p和第一控制信号div5对延迟的第一输出数据data4<3:0>进行串并转换,形成第
二输出数据data10<9:0>;第三数据转换单元1213根据第二分频时钟信号clk10p对第二输
出数据data10<9:0>进行延迟处理,然后根据第三分频时钟信号clk20p和第一控制信号
div5对延迟的第二输出数据data10<9:0>进行串并转换,形成第三输出数据data20<19:0>。
一控制信号div5为低电平时,第二输出数据data10<9:0>和第三输出数据data20<19:0>的
有效位宽为总位宽的部分,且为高位有效。
data20<19:0>,同时,输出选择模块130还接收第二控制信号wide。输出选择模块130根据第
二控制信号wide选择第二输出数据data10<9:0>和第三输出数据data20<19:0>中第一个作
为目标输出数据dout<19:0>输出。第二控制信号wide包括高低电平两种状态,当第二控制
信号wide为高电平时,输出选择模块130选择第三输出数据data20<19:0>作为目标输出数
据dout<19:0>输出;当第二控制信号wide为低电平时,输出选择模块130选择第二输出数据
data10<9:0>作为目标数据输出数据输出。
第一控制信号div5和第二控制信号wide的状态分别介绍本申请实施例的串并转换电路的
工作过程,具体包括以下四种方式:
信号clk2p的10分频时钟信号。原始输入数据data<1:0>首先输入至第一数据转换单元
1211,在输入时钟信号clk2p的作用下延迟两拍,然后在第一分频时钟信号clk4p的作用下
采样以进行串并转换,得到4位位宽的第一输出数据data4<3:0>。
首先得到12位位宽的输出数据data12<11:0>,此时该输出数据中有4位是重复的,如a<19:8
>与a<11:0>相邻,其中a<11:8>四位出现了两次。
进行选择,正确选择10位并行数据输出,得到第二输出数据data10<9:0>。当数据选择信号
sel为低电平时,选择高10位数据;当数据选择信号sel为高电平时,选择低10位数据,从而
将数据正确输入。如数据a<19:8>对应的数据选择信号sel为低电平,选择其高十位a<19:10
>;数据a<11:0>对应的数据选择信号sel位为高电平,选择其低十位a<9:0>;这样输出的10
位并行数据依次输出a<19:10>、a<9:0>、b<19:10>、b<9:0>。
换,转为20位位宽的第三输出数据data20<19:0>。
不输出时钟信号)。这种情况下,第一数据转换单元1211和第二数据转换单元1212的数据处
理过程与第一控制信号div5和第二控制信号wide均为高电平时的一样(即与第一种情况一
样),可以参考前文相关描述,在此不再赘述。
标输出数据dout<19:0>输出。目标输出数据dout<19:0>的总位宽是固定的,为20位,而第二
输出数据data10<9:0>实质为10位数据,故而此时选择第二输出数据data10<9:0>作为目标
输出数据dout<19:0>时,将第二输出数据data10<9:0>作为目标输出数据dout<19:0>的高
十位,并将目标输出数据dout<19:0>的低十位置零,然后输出20位目标输出数据dout<19:0
>。那么此时目标输出数据dout<19:0>的总位宽为20位,其包括有效位宽数据dout<19:10>
和零数据dout<9:0>。
信号clk2p的8分频时钟信号。这种情况下,第一数据转换单元1211的数据处理过程与第一
控制信号div5和第二控制信号wide均为高电平时的一样(即与第一种情况一样),可以参考
前文相关描述,在此不再赘述。
终为低电平状态,那么第一数据转换单元1211在得到12位输出数据时,始终取其高10位作
为第二输出数据data10<9:0>。例如,对于数据a<19:8>选择高十位a<19:10>作为第二输出
数据data10<9:0>,对于数据a<11:0>选择高十位a<11:2>作为第二输出数据data10<9:0>。
除上述不同之外,第二数据转换单元1212的数据处理过程可以参考前文相关描述,在此不
再赘述。
有高8位a<11:4>为有效输出。第二输出数据data10<9:0>输入至第三数据转换单元1213,在
第二分频时钟信号clk10p的作用下延迟两拍,然后在第三分频时钟信号clk20p的作用下对
第二输出数据data10<9:0>的高8位采样以进行串并转换,转为16位位宽的输出数据,同时
将低4位数据置零,得到第三输出数据data20<19:0>。
不输出时钟信号)。这种情况下,第一数据转换单元1211和第二数据转换单元1212的数据处
理过程与第一控制信号div5为低电平,第二控制信号wide为高电平时的一样(即与第三种
情况一样),可以参考前文相关描述,在此不再赘述。
>作为目标输出数据dout<19:0>的高10位,并将目标输出数据dout<19:0>的低10位置零后
输出,故而目标输出数据dout<19:0>包括有效位宽数据dout<19:10>和零数据dout<9:0>。
输出。当数据速率较高时,可选择16位或20位的高位宽输出,最大程度地降低数据速率,方
便后续的数字电路处理,也可降低功耗。当数据速率已经足够低时,可选择8位或10位的低
位宽输出,使其不占用过多的数字资源。本申请实施例的技术方案使得用户选择更多,增加
了芯片配置的灵活性,能更好的降低功耗和节省资源。
(并未在图中示出),其中,并串转换电路、均衡器和驱动器可以组成数据发送模块,时钟数
据恢复电路和串并转换电路可以组成数据接收模块。串行解串器工作时,锁相环用于产生
其他各结构所需时钟信号,并管理这些时钟信号之间的相位关系;数据发送模块对数据进
行并串转换后发送至数据接收模块,数据接收模块对数据进行串并转换(解串对齐)后输
出。
请实施例提供的串并转换方法至少包括步骤S710至步骤S730,具体为:
号做分频处理时的分频比。每个分频时钟信号对应一种分频比,至少三个分频时钟信号的
分频比互不相同且依次增加。
号为高电平时,第二分频处理为5分频处理,第三分频处理为10分频处理,则第二分频时钟
信号为输入时钟信号的5分频时钟信号,第三分频时钟信号为输入时钟信号的10分频时钟
信号。当第一控制信号为低电平时,第二分频处理为4分频处理,第三分频处理为8分频处
理,则第二分频时钟信号为输入时钟信号的4分频时钟信号,第三分频时钟信号为输入时钟
信号的8分频时钟信号。
对输入数据依次进行4位到8位、8位到16位和16位到32位的串并转换等等。
第一有效位宽的第一输出数据;根据第一控制信号和第二分频时钟信号对第一输出数据进
行串并转换,以得到具有第二有效位宽的第二输出数据;根据第一控制信号和第三分频时
钟信号对第二输出数据进行串并转换,以得到具有第三有效位宽的第三输出数据。
输出数据;当第二控制信号为低电平时,选择第二输出数据作为目标输出数据。在选择第二
输出数据或第三输出数据作为目标输出数据后,若目标输出数据的有效位宽小于输出总位
宽,将目标输出数据不足输出总位宽的数据位置零后输出。
模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之,上文描述的一个模
块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
期望的结果。附加的或备选的,可以省略某些步骤,将多个步骤合并为一个步骤执行,以及/
或者将一个步骤分解为多个步骤执行等。
者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识
或惯用技术手段。说明书和实施例仅被视为示例性的,本申请的真正范围和精神由所附的
权利要求指出。