像素电路及显示面板

摘要

本申请公开了一种像素电路及显示面板，该像素电路包括第一电源线；第二电源线；串接于第一和第二电源线之间的发光元件和驱动晶体管；存储电容，其第一端电连接驱动晶体管的栅极；写入晶体管，其源极/漏极电连接驱动晶体管的一个源极/漏极；第一补偿晶体管，其一源极/漏极电连接驱动晶体管的一源极/漏极，其另一源极/漏极电连接存储电容的第一端和驱动晶体管的栅极；第二补偿晶体管，其一源极/漏极电连接存储电容的第二端，其栅极与第一补偿晶体管的栅极电连接；及第三补偿晶体管，其一源极/漏极电连接存储电容的第二端，其另一源极/漏极电连接于发光元件及第二电源线。本身其提供的像素电路能实现阈值电压及红外压降的补偿。

权利要求

1.一种像素电路，其特征在于，包括：第一电源线；

第二电源线；

串接于所述第一电源线与所述第二电源线之间的发光元件和驱动晶体管；

存储电容，所述存储电容的第一端电连接于所述驱动晶体管的栅极；

写入晶体管，所述写入晶体管的源极和漏极中的一个电连接于所述驱动晶体管的源极和漏极中的一个，所述写入晶体管的源极和漏极中的另一个接入数据信号，所述写入晶体管的栅极用于接入第一控制信号；

第一补偿晶体管，所述第一补偿晶体管的源极和漏极中的一个电连接于所述驱动晶体管的源极和漏极中的另一个，所述第一补偿晶体管的源极和漏极中的另一个电连接于存储电容的第一端和所述驱动晶体管的栅极；所述第一补偿晶体管的栅极接入第二控制信号；

第二补偿晶体管，所述第二补偿晶体管的源极和漏极中的一个电连接于所述存储电容的第二端，所述第二补偿晶体管的源极和漏极中的另一个用于接入基准电压信号，所述第二补偿晶体管的栅极与所述第一补偿晶体管的栅极电连接；所述第二补偿晶体管的栅极接入第二控制信号；及

第三补偿晶体管，所述第三补偿晶体管的源极和漏极中的一个电连接于所述存储电容的第二端，所述第三补偿晶体管的源极和漏极中的另一个电连接于所述发光元件及所述第二电源线；所述第三补偿晶体管的栅极接入第三控制信号。

2.如权利要求1所述的像素电路，其特征在于，所述像素电路还包括：第一发光控制晶体管，所述第一发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的另一个电连接，所述第一发光控制晶体管的源极和漏极中的另一个与第一电源线电连接；及

第二发光控制晶体管，所述第二发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的一个电连接，所述第二发光控制晶体管的源极和漏极中的另一个与发光元件电连接。

3.如权利要求2所述的像素电路，其特征在于，所述第一发光控制晶体管的栅极用于接入第一发光控制信号，所述第二发光控制晶体管的栅极用于接入第二发光控制信号。

4.根据权利要求3所述的像素电路，其特征在于，所述像素电路的工作阶段包括：初始化阶段；在所述初始化阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第二发光控制晶体管和所述第三补偿晶体管处于断开状态；

阈值电压侦测存储阶段；在所述阈值电压侦测存储阶段，所述驱动晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第一发光控制晶体管、所述第二发光控制晶体管以及所述第三补偿晶体管处于断开状态；

VSS写入阶段；在所述VSS写入阶段，所述驱动晶体管、所述写入晶体管及所述第三补偿晶体管处于打开状态，所述第一补偿晶体管、所述第二补偿晶体管、所述第一发光控制晶体管以及所述第二发光控制晶体管处于断开状态；及发光阶段；在所述发光阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述第三补偿晶体管处于打开状态，所述写入晶体管、所述第一补偿晶体管以及所述第二补偿晶体管处于断开状态。

5.根据权利要求4所述的像素电路，其特征在于，在所述初始化阶段，所述第一控制信号、所述第二控制信号及所述第一发光控制信号置为高电位；在所述阈值电压侦测存储阶段，所述第一控制信号及所述第二控制信号置为高电位；在所述VSS写入阶段，所述第一控制信号置为高电位，所述第二控制信号由高电位变为低电位，所述第三控制信号置为高电位；在所述发光阶段，所述第一发光控制信号、所述第二发光控制信号及所述第三控制信号均置为高电位。

6.一种像素电路，其特征在于，包括：驱动模块；

发光模块，与所述驱动模块的源极和漏极中的一个电连接；

写入模块；所述写入模块的输出端与所述驱动模块的源极和漏极中的另一个电连接，所述写入模块的输入端接入数据信号；

存储模块；所述存储模块的第一端与所述驱动模块的栅极电连接；

第一补偿模块；所述第一补偿模块具有第一输出端及第二输出端，所述第一输出端与所述存储模块的第一端电连接，所述第二输出端与所述存储模块的第二端电连接；及第二补偿模块；所述第二补偿模块的输入端与所述发光模块电连接，所述第二补偿模块的输出端与所述存储模块的第二端电连接；所述驱动模块包括驱动晶体管，所述写入模块包括写入晶体管，所述存储模块包括存储电容；所述驱动晶体管的源极和漏极中的一个与所述写入晶体管的源极和漏极中的一个电连接，所述驱动晶体管的栅极与所述存储电容的第一端电连接，所述写入晶体管的源极和漏极中的另一个接入数据信号，所述写入晶体管的栅极接入第一控制信号；

所述第一补偿模块包括：

第一补偿晶体管；所述第一补偿晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的一个电连接，所述第一补偿晶体管的源极和漏极中的另一个与所述驱动晶体管的栅极以及所述存储电容的第一端电连接；及第二补偿晶体管；所述第二补偿晶体管的源极和漏极中的一个与所述存储电容的第二端电连接，所述第二补偿晶体管的源极和漏极中的另一个接入基准电压信号，所述第二补偿晶体管的栅极与所述第一补偿晶体管的栅极电连接且接入第二控制信号。

7.根据权利要求6所述的像素电路，其特征在于，所述第二补偿模块包括一第三补偿晶体管，所述第三补偿晶体管的源极和漏极中的一个与所述发光模块电连接，所述第三补偿晶体管的源极和漏极中的另一个与所述存储电容的第二端电连接，所述第三补偿晶体管的栅极接入第三控制信号。

8.根据权利要求7所述的像素电路，其特征在于，所述像素电路还包括：第一发光控制晶体管，所述第一发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的另一个电连接，所述第一发光控制晶体管的栅极接入第一发光控制信号；及

第二发光控制晶体管，所述第二发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的另一个电连接，所述第二发光控制晶体管的源极和漏极中的一个与发光元件电连接，所述第二发光控制晶体管的栅极接入第二发光控制信号。

9.根据权利要求8所述的像素电路，其特征在于，所述像素电路的工作阶段包括：初始化阶段；在所述初始化阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第二发光控制晶体管和所述第三补偿晶体管处于断开状态；

阈值电压侦测存储阶段；在所述阈值电压侦测存储阶段，所述驱动晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第一发光控制晶体管、所述第二发光控制晶体管以及所述第三补偿晶体管处于断开状态；

VSS写入阶段；在所述VSS写入阶段，所述驱动晶体管、所述写入晶体管及所述第三补偿晶体管处于打开状态，所述第一补偿晶体管、所述第二补偿晶体管、所述第一发光控制晶体管以及所述第二发光控制晶体管处于断开状态；及发光阶段；在所述发光阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述第三补偿晶体管处于打开状态，所述写入晶体管、所述第一补偿晶体管以及所述第二补偿晶体管处于断开状态。

10.根据权利要求9所述的像素电路，其特征在于，在所述初始化阶段，所述第一控制信号、所述第二控制信号及所述第一发光控制信号置为高电位；在所述阈值电压侦测存储阶段，所述第一控制信号及所述第二控制信号置为高电位；在所述VSS写入阶段，所述第一控制信号置为高电位，所述第二控制信号由高电位变为低电位，所述第三控制信号置为高电位；在所述发光阶段，所述第一发光控制信号、所述第二发光控制信号及所述第三控制信号均置为高电位。

11.一种显示面板，其特征在于，包括基板和如权利要求1至10任一项所述的像素电路，所述像素电路设置于所述基板上。

说明书

像素电路及显示面板

技术领域

[0001] 本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。

背景技术

[0002] 随着时代的进步，人们对高色域、高对比度等显示的要求越来越高，微型发光二极管(Mini LED/Micro LED)和有机发光二极管(oganic light emitting diode，OLED)因为
在这方面的优良表现逐渐受到人们的青睐。由于LED发光对薄膜晶体管(thin film 
transistor，TFT)器件，尤其是驱动TFT的应力恶化严重，会导致阈值电压发生偏移及红外
压降(IR‑drop)，从而发生亮度衰减。亮度衰减一般为阈值电压和红外压降(IR‑drop)造成
的LED灯亮度衰减。

发明内容

[0003] 本申请提供一种像素电路及显示面板，可以有效补偿阈值电压偏移和IR‑drop造成的LED电流衰减。

[0004] 第一方面，本申请提供一种像素电路，包括：

[0005] 第一电源线；

[0006] 第二电源线；

[0007] 串接于所述第一电源线与所述第二电源线之间的发光元件和驱动晶体管；

[0008] 存储电容，所述存储电容的第一端电连接于所述驱动晶体管的栅极；

[0009] 写入晶体管，所述写入晶体管的源极和漏极中的一个电连接于所述驱动晶体管的源极和漏极中的一个，所述写入晶体管的源极和漏极中的另一个接入数据信号；

[0010] 第一补偿晶体管，所述第一补偿晶体管的源极和漏极中的一个电连接于所述驱动晶体管的源极和漏极中的另一个，所述第一补偿晶体管的源极和漏极中的另一个电连接于
存储电容的第一端和所述驱动晶体管的栅极；

[0011] 第二补偿晶体管，所述第二补偿晶体管的源极和漏极中的一个电连接于所述存储电容的第二端，所述第二补偿晶体管的源极和漏极中的另一个用于接入基准电压信号，所
述第二补偿晶体管的栅极与所述第一补偿晶体管的栅极电连接；及

[0012] 第三补偿晶体管，所述第三补偿晶体管的源极和漏极中的一个电连接于所述存储电容的第二端，所述第三补偿晶体管的源极和漏极中的另一个电连接于所述发光元件及所
述第二电源线。

[0013] 在本申请一可选实施例中，所述像素电路还包括：

[0014] 第一发光控制晶体管，所述第一发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的另一个电连接，所述第一发光控制晶体管的源极和漏极中的另
一个与第一电源线电连接；及

[0015] 第二发光控制晶体管，所述第二发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的一个电连接，所述第二发光控制晶体管的源极和漏极中的另一
个与发光元件电连接。

[0016] 在本申请一可选实施例中，所述第一发光控制晶体管的栅极用于接入第一发光控制信号，所述第二发光控制晶体管的栅极用于接入第二发光控制信号，所述写入晶体管的
栅极用于接入第一控制信号。

[0017] 在本申请一可选实施例中，所述像素电路的工作阶段包括：

[0018] 初始化阶段；在所述初始化阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第二发光
控制晶体管和所述第三补偿晶体管处于断开状态；

[0019] 阈值电压侦测存储阶段；在所述阈值电压侦测存储阶段，所述驱动晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第一发光控制
晶体管、所述第二发光控制晶体管以及所述第三补偿晶体管处于断开状态；

[0020] VSS写入阶段；在所述VSS写入阶段，所述驱动晶体管、所述写入晶体管及所述第三补偿晶体管处于打开状态，所述第一补偿晶体管、所述第二补偿晶体管、所述第一发光控制
晶体管以及所述第二发光控制晶体管处于断开状态；及

[0021] 发光阶段；在所述发光阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述第三补偿晶体管处于打开状态，所述写入晶体管、所述第一补偿
晶体管以及所述第二补偿晶体管处于断开状态。

[0022] 在本申请一可选实施例中，在所述初始化阶段，所述第一控制信号、所述第二控制信号及所述第一发光控制信号置为高电位；在所述阈值电压侦测存储阶段，所述第一控制
信号及所述第二控制信号置为高电位；在所述VSS写入阶段，所述第一控制信号置为高电
位，所述第二控制信号由高电位变为低电位，所述第三控制信号置为高电位；在所述发光阶
段，所述第一发光控制信号、所述第二发光控制信号及所述第三控制信号均置为高电位。

[0023] 本申请第二方面提供一种像素电路，包括：

[0024] 驱动模块；

[0025] 发光模块，与所述驱动模块的源极和漏极中的一个电连接；

[0026] 写入模块；所述写入模块的输出端与所述驱动模块的源极和漏极中的另一个电连接，所述写入模块的输入端接入数据信号；

[0027] 存储模块；所述存储模块的第一端与所述驱动模块的栅极电连接；

[0028] 第一补偿模块；所述第一补偿模块具有第一输出端及第二输出端，所述第一输出端与所述存储模块的第一端电连接，所述第二输出端与所述存储模块的第二端电连接；及

[0029] 第二补偿模块；所述第二补偿模块的输入端与所述发光模块电连接，所述第二补偿模块的输出端与所述存储模块的第二端电连接。

[0030] 在本申请一可选实施例中，所述驱动模块包括驱动晶体管，所述写入模块包括写入晶体管，所述存储模块包括存储电容；所述驱动晶体管的源极和漏极中的一个与所述写
入晶体管的源极和漏极中的一个电连接，所述驱动晶体管的栅极与所述存储电容的第一端
电连接，所述写入晶体管的源极和漏极中的另一个接入数据信号，所述写入晶体管的栅极
接入第一控制信号。

[0031] 在本申请一可选实施例中，所述第一补偿模块包括：

[0032] 第一补偿晶体管；所述第一补偿晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的一个电连接，所述第一补偿晶体管的源极和漏极中的另一个与所述驱动
晶体管的栅极以及所述存储电容的第一端电连接；及

[0033] 第二补偿晶体管；所述第二补偿晶体管的源极和漏极中的一个与所述存储电容的第二端电连接，所述第二补偿晶体管的源极和漏极中的另一个接入基准电压信号，所述第
二补偿晶体管的栅极与所述第一补偿晶体管的栅极电连接且接入第二控制信号。

[0034] 在本申请一可选实施例中，所述第二补偿模块包括一第三补偿晶体管，所述第三补偿晶体管的源极和漏极中的一个与所述发光模块电连接，所述第三补偿晶体管的源极和
漏极中的另一个与所述存储电容的第二端电连接，所述第三补偿晶体管的栅极接入第三控
制信号。

[0035] 在本申请一可选实施例中，所述像素电路还包括：

[0036] 第一发光控制晶体管，所述第一发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的另一个电连接；及

[0037] 第二发光控制晶体管，所述第二发光控制晶体管的源极和漏极中的一个与所述驱动晶体管的源极和漏极中的一个电连接，所述第二发光控制晶体管的源极和漏极中的另一
个与发光元件电连接。

[0038] 在本申请一可选实施例中，所述像素电路的工作阶段包括：

[0039] 初始化阶段；在所述初始化阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第二发光
控制晶体管和所述第三补偿晶体管处于断开状态；

[0040] 阈值电压侦测存储阶段；在所述阈值电压侦测存储阶段，所述驱动晶体管、所述第一补偿晶体管、所述第二补偿晶体管及所述写入晶体管处于打开状态，所述第一发光控制
晶体管、所述第二发光控制晶体管以及所述第三补偿晶体管处于断开状态；

[0041] VSS写入阶段；在所述VSS写入阶段，所述写入晶体管及所述第三补偿晶体管处于打开状态，所述第一补偿晶体管、所述第二补偿晶体管、所述第一发光控制晶体管以及所述
第二发光控制晶体管处于断开状态；及

[0042] 发光阶段；在所述发光阶段，所述驱动晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管及所述第三补偿晶体管处于打开状态，所述写入晶体管、所述第一补偿
晶体管以及所述第二补偿晶体管处于断开状态。

[0043] 在本申请一可选实施例中，在所述初始化阶段，所述第一控制信号、所述第二控制信号及所述第一发光控制信号置为高电位；在所述阈值电压侦测存储阶段，所述第一控制
信号及所述第二控制信号置为高电位；在所述VSS写入阶段，所述第一控制信号置为高电
位，所述第二控制信号由高电位变为低电位，所述第三控制信号置为高电位；在所述发光阶
段，所述第一发光控制信号、所述第二发光控制信号及所述第三控制信号均置为高电位。

[0044] 本申请第三方面提供一种显示面板，包括基板和如上所述的像素电路，所述像素电路设置于所述基板上。

[0045] 本申请提供的像素电路及显示面板，通过设计一个新型的7T1C像素电路搭配特定时序实现自动阈值电压及红外压降的侦测和补偿，以提升显示面板的稳定性。

附图说明

[0046] 为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于
本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附
图。

[0047] 图1为本申请实施例提供的像素电路的一种结构示意图。

[0048] 图2为图1所示的像素电路的时序示意图。

[0049] 图3为图1中像素电路的初始化阶段的工作示意图。

[0050] 图4为图1中像素电路的阈值电压侦测存储阶段的工作示意图。

[0051] 图5为图1中像素电路的写入阶段的工作示意图。

[0052] 图6为图1中像素电路的发光阶段的工作示意图。

[0053] 图7为本申请实施例提供的像素电路的去当方法流程图。

具体实施方式

[0054] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于
本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本申请保护的范围。

[0055] 在本申请的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示
所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本
申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重
要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示
或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两
个以上，除非另有明确具体的限定。

[0056] 本申请可以在不同实施中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

[0057] 本申请针对现有的显示面板的LED发光对TFT器件的应力恶化严重，会导致阈值电压发生偏移及红外压降，从而发生亮度衰减的技术问题，通过设计一个新型的7T1C像素电
路搭配特定时序实现自动阈值电压及红外压降的侦测和补偿，以提升显示面板的稳定性。

[0058] 以下将结合具体实施例对本申请的像素电路及显示面板进行详细描述。

[0059] 请参阅图1至图6，本申请较佳实施例提供了一种像素电路100，所述像素电路100包括驱动模块10、发光模块30、写入模块40、存储模块50、第一补偿模块60及第二补偿模块
70。其中，所述驱动模块10用于产生驱动电流，以驱动液晶偏转；所述发光模块30的阳极与
所述驱动模块10的输出端电连接，以用于在所述像素电路100的发光阶段中发光；所述写入
模块40的一端与所述驱动模块10的输出端电连接，所述写入模块40的另一端与数据线连
接，用于接入数据信号DATA；所述存储模块50的第一端与所述驱动模块10的控制端电连接，
以用于在同一帧中分时存储数据信号DATA和补偿信号，以在发光阶段中维持驱动模块10的
控制端电位；所述第一补偿模块60分别电连接在所述存储模块50的第一端和第二端，以在
初始化阶段和阈值电压侦测存储阶段中输出第一补偿信号；所述第二补偿模块70的输入端
与所述发光模块30的阴极电连接，所述第二补偿模块70的输出端与所述存储模块50的第二
端电连接，以在写入阶段中输出第二补偿信号。

[0060] 在本申请一可选实施例中，所述驱动模块10包括驱动晶体管T1，所述驱动晶体管T1的源极和漏极中的一个与所述写入模块40的输出端电连接，所述驱动晶体管T1的源极和
漏极中的另一个接入第一电源信号VDD电连接，所述驱动晶体管T1的栅极与所述存储模块
50的第一端电连接。

[0061] 在本申请一可选实施例中，所述像素电路100还包括发光控制模块20，所述发光控制模块20与所述驱动模块10电连接，用于根据发光控制信号的通断控制所述像素电路100
的发光回路。

[0062] 具体地，所述发光控制模块20包括第一发光控制晶体管T2和第二发光控制晶体管T4。

[0063] 所述第一发光控制晶体管T2的源极和漏极中的一个与所述驱动晶体管T1的源极和漏极中的一个电连接，所述第一发光控制晶体管T2的源极和漏极中的另一个与第一电源
信号VDD电连接，所述第一发光控制晶体管T2的栅极用于接入第一发光控制信号EM1。

[0064] 所述第二发光控制晶体管T4的源极和漏极中的一个与所述驱动晶体管T1的源极和漏极中的另一个连接，所述第二发光控制晶体管T4的源极和漏极中的另一个与所述发光
模块30的阳极电连接，所述第二发光控制晶体管T4的栅极用于接入第二发光控制信号EM2。

[0065] 在本申请一可选实施例中，所述发光模块30包括一个发光元件，所述发光元件的阴极与第二电源信号VSS电连接，所述发光元件的阳极与所述第二发光控制晶体管T4的源
极和漏极中的另一个电连接。

[0066] 其中，所述第一电源信号VDD的电位高于所述第二电源信号VSS的电位。发光元件可以但不限于为有机发光二极体(Organic Light‑Emitting Diode，OLED)、Mini‑LED、
Micro‑LED等发光二极管。

[0067] 在本申请一可选实施例中，所述写入模块40包括写入晶体管T6，所述写入晶体管T6的源极和漏极中的一个用于接入数据信号DATA，所述写入晶体管T6的源极和漏极中的另
一个与所述驱动晶体管T1的源极或漏极中的另一个以及所述第二发光控制晶体管T4的源
极和漏极中的一个电连接，所述写入晶体管T6的栅极用于接入第一控制信号SCAN1。

[0068] 在本申请一可选实施例中，所述写入晶体管T6的源极和漏极中的另一个与所述驱动晶体管T1的源极或漏极中的另一个以及所述第二发光控制晶体管T4的源极和漏极中的
一个在S点电连接。

[0069] 在本申请一可选实施例中，所述存储模块50包括存储电容C1，所述存储电容C1的第一端与所述驱动晶体管T1的栅极电连接，所述存储电容C1的第二端与所述第二补偿模块
70的输出端电连接。

[0070] 在本申请一可选实施例中，所述第一补偿模块60包括一第一补偿晶体管T3及第二补偿晶体管T5，所述第一补偿晶体管T3的源极和漏极中的一个与所述驱动晶体管T1的源极
和漏极中的一个以及所述第一发光控制晶体管T2的源极和漏极中的一个电连接，所述第一
补偿晶体管T3的源极和漏极中的另一个与所述驱动晶体管T1的栅极以及所述存储电容C1
的第一端电连接，所述第一补偿晶体管T3的栅极接入第二控制信号SCAN2；所述第二补偿晶
体管T5的源极和漏极中的一个与所述存储电容C1的第二端电连接，所述第二补偿晶体管T5
的源极和漏极中的另一个接入基准电压信号Ref，所述第二补偿晶体管T5的栅极与所述第
一补偿晶体管T3的栅极电连接且接入第二控制信号SCAN2。

[0071] 在本申请一可选实施例中，所述第一补偿晶体管T3的源极和漏极中的另一个与所述驱动晶体管T1的栅极以及所述存储电容C1的第一端在G点电连接。

[0072] 在本申请一可选实施例中，所述第二补偿模块70包括一第三补偿晶体管T7，所述第三补偿晶体管T7的源极和漏极中的一个与所述发光元件的阴极电连接，所述第三补偿晶
体管T7的源极和漏极中的另一个与所述存储电容C1的第二端电连接，所述第三补偿晶体管
T7的栅极接入第三控制信号SCAN3。

[0073] 在本申请一可选实施例中，所述第三补偿晶体管T7的源极和漏极中的另一个与所述存储电容C1的第二端电连接的点位于所述第二补偿晶体管T5和所述存储电容C1的第二
端之间。

[0074] 在同一帧中，所述第一控制信号的有效脉冲位于初始化阶段、阈值电压侦测存储阶段及VSS写入阶段中，所述第二控制信号的有效脉冲位于初始化阶段及阈值电压侦测存
储阶段，所述第三控制信号的有效脉冲位于VSS写入阶段及发光阶段中。

[0075] 在本申请一可选实施例中，上述实施例中的晶体管可以但不限于为P沟道型薄膜晶体管，还可以是N沟道型薄膜晶体管。

[0076] 在本申请一可选实施例中，上述实施例中的晶体管可以但不限于为多晶硅薄膜晶体管，具体还可以是低温多晶硅薄膜晶体管。

[0077] 如图2‑6所示，在其中一个实施例中，上述像素电路在一帧时间T内的工作阶段可以包括：

[0078] 第一阶段S1即初始化阶段：所述第一控制信号SCAN1、所述第二控制信号SCAN2及所述第一发光控制信号EM1置为高电位，所述第一发光控制晶体管T2、所述第一补偿晶体管
T3、所述第二补偿晶体管T5及所述写入晶体管T6处于打开状态，DATA写入电压为DATA_L，初
始化G点的电位为VDD，初始化S点的电位为DATA_L；此时，第三控制信号SCAN3以及第二发光
控制信号EM2置为低电位，所述第二发光控制晶体管T4及所述第三补偿晶体管T7均处于关
断状态，如图3中的叉号X可以表征对应的薄膜晶体管处于关断状态。

[0079] 第二阶段S2即阈值电压侦测存储阶段：所述第一控制信号SCAN1及所述第二控制信号SCAN2置为高电位，所述第一补偿晶体管T3、所述第二补偿晶体管T5及所述写入晶体管
T6处于打开状态，DATA写入电压变为DATA_H，即S点电位为DATA_H，G点电位由VDD变为DATA_
H+Vth；此时，第三控制信号SCAN3、第一发光控制信号EM1以及第二发光控制信号EM2置为低
电位，所述第一发光控制晶体管T2、所述第二发光控制晶体管T4及所述第三补偿晶体管T7
均处于关断状态，如图4中的叉号X可以表征对应的薄膜晶体管处于关断状态。此时，所述存
储电容C1的第一端和第二端的电位差为V1‑V2＝VG‑Vref＝DATA_H+Vth‑Vref。

[0080] 第三阶段S3即VSS写入阶段：所述第一控制信号SCAN1置为高电位，所述第二控制信号SCAN2由高电位变为低电位，所述第三控制信号SCAN3置为高电位，第一发光控制信号
EM1以及第二发光控制信号EM2置为低电位；此时，所述写入晶体管T6及所述第三补偿晶体
管T7处于打开状态，所述第一发光控制晶体管T2、所述第一补偿晶体管T3、所述第二发光控
制晶体管T4及所述第二补偿晶体管T5均处于关断状态，如图5中的叉号X可以表征对应的薄
膜晶体管处于关断状态。此时，所述存储电容C1的第一端和第二端的电位差为V1‑V2＝V’G‑
VSS＝DATA_H+Vth‑Vref，则V’G＝DATA_H+Vth+VSS‑Vref，S点电位为DATA_H。

[0081] 第四阶段S4即发光阶段：所述第一发光控制信号EM1、所述第二发光控制信号EM2及所述第三控制信号SCAN3均置为高电位，此时，所述第一发光控制晶体管T2、所述第二发
光控制晶体管T4及所述第三补偿晶体管T7处于打开状态，发光元件发光；所述第一控制信
号SCAN1和第二控制信号SCAN2均置为低电位，所述第一补偿晶体管T3、所述第二补偿晶体
管T5及所述写入晶体管T6处于关断状态，如图6中的叉号X可以表征对应的薄膜晶体管处于
关断状态。此时，S点电位Vs＝V_LED+VSS，G点电位V’G＝DATA_H+Vth+VSS‑Vref，则Vgs＝V’G‑Vs
＝DATA_H+Vth+VSS‑Vref–(V_LED+VSS)＝DATA_H+Vth‑Vref–V_LED，则Vgs‑Vth＝DATA_H‑Vref–V_
LED，因此，则Vgs‑Vth与阈值电压和VSS电压无关。

[0082] 根据I＝k(Vgs‑Vth)2，I为驱动电流，k为本征导电因子，可知：I与Vgs‑Vth有关，再结合Vgs‑Vth与阈值电压和VSS电压无关可知：I与阈值电压和VSS电压无关，从而，本申请的像
素电路100能够实现Vth和红外压降(IR‑drop)的补偿。

[0083] 基于上述分析，本申请提供的像素电路100，其包括第一电源线、第二电源线、发光元件、存储电容C1、驱动晶体管T1、第一发光控制晶体管T2、第二发光控制晶体管T4、写入晶
体管T6、第一补偿晶体管T3、第二补偿晶体管T5及第三补偿晶体管T7。所述发光元件、驱动
晶体管T1、第一发光控制晶体管T2及第二发光控制晶体管T4串接于第一电源线与第二电源
线之间。具体地，所述驱动晶体管T1串接于第一发光控制晶体管T2及第二发光控制晶体管
T4，所述第一发光控制晶体管T2串接于第一电源线与驱动晶体管T1之间，所述第二发光控
制晶体管T4串接于发光元件与驱动晶体管T1之间，所述发光元件串接于所述第二发光控制
晶体管T4与所述第二电源线之间；所述存储电容C1的第一端与所述驱动晶体管T1的栅极电
连接；所述写入晶体管T6的源极和漏极中的一个用于传输数据信号，所述写入晶体管T6的
源极和漏极中的另一个连接于所述驱动晶体管T1和所述第二发光控制晶体管T4之间的S
点，所述写入晶体管T6的栅极用于接入第一控制信号SCAN1；所述第一补偿晶体管T3的源极
和漏极中的一个连接于所述驱动晶体管T1和所述第一发光控制晶体管T2之间，所述第一补
偿晶体管T3的源极和漏极中的另一个连接于所述驱动晶体管T1的栅极和所述存储电容C1
的第一端之间的G点，所述第二补偿晶体管T5的源极和漏极中的一个连接于所述存储电容
C1的第二端，所述第二补偿晶体管T5的源极和漏极中的另一个用于传输基准电压信号，所
述第二补偿晶体管T5的栅极与所述第一补偿晶体管T3的栅极电连接，所述第二补偿晶体管
T5的栅极及所述第一补偿晶体管T3均输入第二控制信号SCAN2；所述第三补偿晶体管T7的
源极和漏极中的一个连接于所述发光元件及第二电源线，所述第三补偿晶体管T7的源极和
漏极中的另一个连接于所述存储电容C1的第二端，所述第三补偿晶体管T7的栅极用于接入
第三控制信号SCAN3。

[0084] 请参阅图7，本申请还提供一种像素电路100的驱动方法，包括步骤：

[0085] 步骤S10：将所述第一控制信号SCAN1、所述第二控制信号SCAN2及所述第一发光控制信号EM1置为高电位，并打开所述第一发光控制晶体管T2、所述第一补偿晶体管T3、所述
第二补偿晶体管T5及所述写入晶体管T6。

[0086] 步骤S20：将所述第一控制信号SCAN1、所述第二控制信号SCAN2置为高电位，并打开所述第一补偿晶体管T3、所述第二补偿晶体管T5及所述写入晶体管T6。

[0087] 步骤S30：将所述第一控制信号SCAN1及所述第三控制信号SCAN3置为高电位，将所述第二控制信号SCAN2由高电位变为低电位并打开所述写入晶体管T6及所述第三补偿晶体
管T7。

[0088] 步骤S40：将所述第一发光控制信号EM1、所述第二发光控制信号EM2及所述第三控制信号SCAN3均置为高电位，并打开所述第一发光控制晶体管T2、所述第二发光控制晶体管
T4及所述第三补偿晶体管T7。

[0089] 可以理解的是，本实施例提供的像素电路100的驱动方法，通过本申请的7T1C像素电路搭配特定时序，能够实现自动阈值电压及红外压降的侦测和补偿，以提升显示面板的
稳定性。

[0090] 本申请提供一种显示面板，其包括基板(图未示)和如上述任一实施例中的像素电路100。所述像素电路100设置于所述基板上。

[0091] 可以理解的是，本实施例提供的显示面板，通过本申请的7T1C像素电路搭配特定时序，能够实现自动阈值电压及红外压降的侦测和补偿，以提升显示面板的稳定性。

[0092] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

[0093] 以上对本申请实施例所提供的像素电路、驱动方法及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用
于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可
以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；
而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范
围。